第二章 集成電路制作工藝

1第二章集成電路制作工藝22.1集成電路加工的基本操作形成某種材料的薄膜在各種薄膜材料上形成需要的圖形通過摻雜改變材料的電阻率或雜質(zhì)類型3形成某種材料的薄膜二氧化硅（SiO2）多晶硅氮化硅金屬硅化物金屬薄膜4薄膜形成方法濺射化學(xué)汽相淀積CVD(ChemicalVapor Deposition)物理汽相淀積PVD(PhysicalVaporDeposition)5二氧化硅薄膜的形成干氧化法濕氧化法6在薄膜上形成圖形光刻和刻蝕甩膠曝光（亮區(qū)和暗區(qū)）顯影刻蝕（濕法刻蝕和干法刻蝕）去膠7負(fù)膠光刻示意圖8正膠和負(fù)膠的差別9通過摻雜改變材料的電阻率或雜質(zhì)類型

摻雜原理10硅的共價鍵11金剛石結(jié)構(gòu)12硅晶格的二維表示13摻磷14摻硼—未電離15摻硼—電離16通過摻雜改變材料的電阻率或雜質(zhì)類型襯底可以通過擴(kuò)散或離子注入改變材料的電阻率，或改變局部的雜質(zhì)類型，從而形成pn結(jié)集成電路中主要是通過離子注入進(jìn)行摻雜(doping)常溫注入離子注入需要退火集成電路中摻雜工藝用于改變材料電阻17擴(kuò)散182.2典型的CMOS結(jié)構(gòu)和工藝CMOS—ComplementaryMetalOxideSemiconductor由NMOS和PMOS組成19MOSFET平面圖20MOSFET剖面圖21CMOSProcess22AModernCMOSProcessDual-WellTrench-IsolatedCMOSProcess23CircuitUnderDesign24ItsLayoutView252.2.2n阱CMOS結(jié)構(gòu)和工藝CMOS工藝要解決在一塊襯底上同時制作NMOS和PMOS阱的概念26N阱CMOS反相器版圖27N阱CMOS工藝流程演示28襯底選擇<100>晶向硅片電阻率10~50Ωcm700μm厚還可以采用外延片29氧化層生長光刻1，刻N阱掩膜版氧化層P-SUB30曝光光刻1，刻N阱掩膜版光刻膠掩膜版31氧化層的刻蝕光刻1，刻N阱掩膜版32N阱注入光刻1，刻N阱掩膜版磷P33形成N阱N阱P-SUB阱推進(jìn)Si3N4緩沖用SiO2P-Si

SUBN阱34氮化硅的刻蝕光刻2，刻有源區(qū)掩膜版二氧化硅掩膜版N阱有源區(qū)有源區(qū)35場氧的生長光刻2，刻有源區(qū)掩膜版二氧化硅氮化硅掩膜版N阱36去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱柵氧化層37重新生長二氧化硅（柵氧）光刻3，刻多晶硅掩膜版柵氧場氧N阱柵氧化層38生長多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱多晶硅柵氧化層39刻蝕多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱N阱NMOS管硅柵40n+離子注入光刻5，刻N+離子注入掩膜版N阱磷PN阱NMOS管硅柵41刻蝕多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱N阱PMOS管硅柵42p+離子注入光刻4，刻P+離子注入掩膜版硼B(yǎng)掩膜版N阱N阱PMOS管硅柵43生長磷硅玻璃PSGPSGN阱N阱磷硅玻璃44光刻接觸孔光刻6，刻接觸孔掩膜版P+N+N阱N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵45刻鋁光刻7，刻Al掩膜版AlN阱N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵46刻鋁VDDVoVSSN阱N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵47光刻8，刻壓焊孔掩膜版鈍化層N阱淀積鈍化層N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵48光刻8，刻壓焊孔掩膜版鈍化層N阱淀積鈍化層N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵49AlSiO250后續(xù)工作設(shè)計（design-fabless）生產(chǎn)（manufacturing-fab）封裝（package）測試（testing）51BondingTechniques52Tape-AutomatedBonding(TAB)53Flip-ChipBonding54Package-to-BoardInterconnect55PackageTypes56Multi-ChipModules57582.2.3體硅CMOS中的閂鎖效應(yīng)寄生晶體管縱向寄生—n阱中的PMOS與襯底橫向寄生---NMOS與襯底、n阱一旦發(fā)生閂鎖效應(yīng)可能永久破壞集成電路5960N阱剖面圖61寄生雙極晶體管實際位置62寄生雙極晶體管的等效電路Vout>VDD+0.7Vout<-0.7β1β2>163發(fā)生閂鎖效應(yīng)后的I-V特性6465閂鎖效應(yīng)的預(yù)防措施減小寄生電阻RW和Rs適當(dāng)增大襯底和阱區(qū)的摻雜濃度合理安排襯底和阱區(qū)的接觸孔降低寄生雙極晶體管的電流增益增大基極寬度---阱深增大NMOS和PMOS的距離66閂鎖效應(yīng)的預(yù)防措施襯底加反向偏壓---有負(fù)面影響加保護(hù)環(huán)NMOS周圍加接地的p+保護(hù)環(huán)PMOS周圍加接VDD的n+保護(hù)環(huán)67有保護(hù)環(huán)的n阱CMOS68閂鎖效應(yīng)的預(yù)防措施采用外延襯底收集PNP晶體管的集電極電流69采用外延材料防止閂鎖效應(yīng)70閂鎖效應(yīng)的預(yù)防措施采用SOICMOS技術(shù)—絕緣襯底CMOS71SOICMOS722.2.4CMOS版圖設(shè)計規(guī)則集成電路的制作過程等價于一個圖形轉(zhuǎn)移的過程---將版圖轉(zhuǎn)移至硅片上在轉(zhuǎn)移過程中可能出錯，影響成品率和可靠性版圖本身也可能有錯版圖設(shè)計也要考慮轉(zhuǎn)移的方便性73CMOSProcessLayersLayerPolysiliconMetal1Metal2ContactToPolyContactToDiffusionViaWell(p,n)ActiveArea(n+,p+)ColorRepresentationYellowGreenRedBlueMagentaBlackBlackBlackSelect(p+,n+)Green74Layersin0.25mmCMOSprocess75Intra-LayerDesignRulesMetal24376TransistorLayout77ViasandContacts78SelectLayer79CMOSInverterLayout80LayoutEditor81DesignRuleCheckerpoly_not_fettoall_diffminimumspacing=0.14um.82版圖設(shè)計規(guī)則的兩種形式微米規(guī)則直接以微米為單位標(biāo)注各個尺寸通用性差λ規(guī)則λ為工藝中能實現(xiàn)的最小尺寸，一般為套刻間距通用性強，適于CMOS等比例縮小的規(guī)律在深亞微米不適用兩種規(guī)則見p30表2.2-3和2.2-4832.3深亞微米CMOS結(jié)構(gòu)和工藝Lg<0.25μm稱為深亞微米短溝道效應(yīng)襯底源/漏區(qū)非常接近，容易造成耗盡層貫通，使漏電流從體硅襯底內(nèi)流通，導(dǎo)致晶體管失去開關(guān)電流的控制功能。84先進(jìn)的深亞微米CMOS剖面圖852.3.1淺溝槽隔離常規(guī)LOCOS（LOCalOxidationofSilicon）在芯片表面會形成較大臺階“鳥嘴”使有源區(qū)面積減小厚的場氧化物占用面積高溫氧化形成厚氧化層時造成硅片損傷86淺溝槽隔離基于現(xiàn)代的刻蝕技術(shù)可以實現(xiàn)很大的縱橫比，不會形成”鳥嘴”。溝槽隔離的氧化物是用CVD淀積方法制備，避免了高溫?zé)釗p傷。87生長薄SiO2并淀積氮化硅88光刻、刻蝕（RIE）形成溝槽89場區(qū)注入、淀積二氧化硅90化學(xué)機(jī)械拋光912.3.2外延雙阱工藝常規(guī)單阱CMOS工藝，阱區(qū)濃度較高。較大的襯偏系數(shù)影響閾值電壓增加寄生電容92阱形成93柵氧化、多晶硅淀積94柵形成95源、漏區(qū)注入96柵側(cè)墻保護(hù)97形成硅化物982.2.3溝道區(qū)逆向摻雜和環(huán)繞摻雜0.1um長的溝道，其中的雜質(zhì)原子數(shù)只有幾百個。雜質(zhì)數(shù)量的隨機(jī)漲落將導(dǎo)致閾值電壓的離散99逆向摻雜100Delta溝道技術(shù)101Halo摻雜結(jié)構(gòu)（環(huán)繞摻雜）102Pocket結(jié)構(gòu)（環(huán)繞摻雜）1032.3.4n+、p+兩種類型的硅柵柵電極材料會影響閾值電壓為了CMOS電路特性對稱，NMOS和PMOS的閾值電壓的絕對值應(yīng)相等NMOS用n+硅柵PMOS用p+硅柵1042.3.5源、漏延伸區(qū)

SDE（Source-DrainExtension）1052.3.6硅化物自對準(zhǔn)結(jié)構(gòu)減小柵串聯(lián)電阻減小源、漏區(qū)寄生電阻Salicide---SelfAlignedSilicide106Salicide結(jié)構(gòu)減小源、漏區(qū)串聯(lián)電阻1072.3.7銅互連隨著尺寸的縮小，器件的速度提高，而互連線的速度卻在下降。集成度的提高，使互連線層數(shù)增加，成本和可靠性下降。銅的電阻率比鋁低40%銅互連工藝需解決的問題銅容易擴(kuò)散進(jìn)入硅體內(nèi)銅會污染加工設(shè)備銅不能用常規(guī)的淀積方法和干法刻蝕加工108“鑲嵌”（大馬士革damascene）

工藝刻