課件參考講稿

同濟(jì)大學(xué)電子與信息實驗中心實驗報實驗課程名稱 微機(jī)原理與接口技任課教師 張F(tuán)PGAISE實驗教師 翟志:學(xué)號:楊 實驗日期 2011年12月21 _實驗地點電信樓121FPGA開發(fā)環(huán)境——ISE軟件的使【實驗?zāi)康摹縁PGA發(fā)步驟，掌握對ISE件的應(yīng)用，同時加【實驗設(shè)備】USB一根，ＰＣ微機(jī)一臺（裝有ISE件Xinilix10.1）,5-9V流穩(wěn)壓電源一個，F(xiàn)PGA發(fā)板四塊【實驗原理1什么是FPGA？如何對它進(jìn)行開發(fā)Array它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，缺點。FPGA各部分名稱如圖所示：對FPGA板的開發(fā)綜合分為以下幾步綜合：將HDL語言、原理圖等設(shè)計輸入翻譯成與、或、非和RAM等基本邏輯單元組成的邏輯連接編程：生成二進(jìn)制編程文件到中，也就是所謂的硬件編程和，是FPGA的最后一步。2什么是ISE軟件？它能實現(xiàn)什么功能ISEXILINX的FPGA的必備的設(shè)計工具，它可以完成FPGABIT文件配置以及調(diào)試等功能非常強(qiáng)大我們使用的XilinxISE10.1版本可以實設(shè)計輸入（Design仿真邏輯綜合實現(xiàn)這五個功能，同時它也是對FPGA進(jìn)行開發(fā)時的五個步驟3我們要用FPGA開發(fā)板來實現(xiàn)什么邏輯器件一塊模擬CPU實現(xiàn)控制功能一塊模擬總線數(shù)據(jù)傳輸功能一塊模擬鍵盤完成對操作進(jìn)行輸入功能一塊模擬外設(shè)完成受控過程，主要為LED燈的亮滅過程【實驗內(nèi)容與步驟10.1角“FileProject“next進(jìn)行設(shè)置和操作設(shè)置選擇系列實驗中使用Spartan3，然后在下面選擇型號—IC3S50（可以在開發(fā)板上讀到，接下來選擇封裝形式TQ144，表示開發(fā)板有144管腳。隨后，進(jìn)行操作設(shè)置。首先選擇頂層文件類型——HDL，然后選擇綜合工具——XST（verilog/VHDL，，“projectIP-core，原理圖，狀態(tài)圖，verilogverilog試模塊及VHDL塊等，實驗中主要用到verilog塊。然后進(jìn)入到輸入輸出軟硬件結(jié)合IO設(shè)定：在界面左半部分單擊源文件名，界面左下方就會出現(xiàn)我們可以對源文件進(jìn)行的操作，用戶設(shè)定中包括IO口設(shè)確認(rèn)設(shè)定后在彈出的界面中選擇左下角的出現(xiàn)的方形即開發(fā)板，其邊緣的小方形和圓圈共有144對應(yīng)144IO其中彩色的方形為不能操作的IO，白色的小圓圈是可以操作的IO。此時，我們需要用到前面的管腳約束表按照的操作對輸入輸出口進(jìn)行6編程：點擊編程，軟件也會自動完成該步驟7程序完成上述6個步驟后系統(tǒng)會自動生成一個.bit文件，即為我們需要到開發(fā)板上的文件。開發(fā)板上有兩塊，位于中間的為FPGA，位于角落的為PROM只讀器，開發(fā)板上電時其中是沒有程序的。因此我們時兩種情況，第一是快速下載，直接到FPGA。第二種是首先將.bit文件轉(zhuǎn)換為.mcs文件，再到器。法一快速：雙擊impact，點擊finish,然后兩塊會都出現(xiàn)在屏幕上，綠色的表示當(dāng)前選中，為FPGA,打開.bit文件，即可將程序關(guān)聯(lián)到FPGA板上，在FPGA上點擊右鍵，單擊程序，出現(xiàn)“programsucceeded”說明程序。target彈出的窗口中選擇PROM，MCS格式隨后選擇只讀器型號F02S，點擊add，隨后雙擊關(guān)聯(lián)impact，在第一個框中點擊past，當(dāng)存儲器變成綠色時，即可向器中程序。\三個板子代碼分別如下modulekey_board(datain,dataout,clk);input[0:7]datain;inputclk;output[0:7]dataout;reg[0:7]dataout;always@(posedgeclk)moduleled(datain,dataout,clk);input[0:7]datain;inputclk;output[0:7]dataout;reg[0:7]dataout;always@(posedgeclk)modulecontrol(datainout,rd,clkinputinout[0:7]datainout;outputrd;reg[0:7]reg[32:0]cnt;reg[7:0]inout_reg;assigndatainout=(rd)?inout_reg:8'bz;always@(posedgeclk)cnt<=cnt+1; 8'b0000_0001:begindata=8'b1111_1100;end8'b0000_0010:begindata=8'b0110_0000;end8'b0000_0100:begindata=8'b1101_1010;end8'b0000_1000:begindata=8'b1111_0010;end8'b0001_0000:begindata=8'b0110_0110;end8'b0010_0000:begindata=8'b1011_0110;end8'b0100_0000:begindata=8'b1011_1110;end8'b1000_0000:begindata=8'b1110_0000;inout_reg=data;moduleBus(clk,rd,dinout_ctrl,dinout_kyb,dinout_led);inputclk;input ！rdinout[7:0]inout[7:0]inout[7:0]reg[7:0]reg[7:0]assigndinout_ctrl=(!rd)?ino