實(shí)驗(yàn)7 三位乘法器

1任務(wù)分析:三位乘法器的設(shè)計原理1知識準(zhǔn)備:庫與程序包2任務(wù)實(shí)施:三位乘法器的VHDL設(shè)計3任務(wù)七三位乘法器的VHDL設(shè)計2一、任務(wù)分析：三位乘法器的設(shè)計原理本次任務(wù)中所說的三位乘法器是指能實(shí)現(xiàn)三位二進(jìn)制數(shù)的乘法運(yùn)算的器件；其實(shí)二進(jìn)制數(shù)的乘法與十進(jìn)制數(shù)乘法類似，均可采用乘數(shù)的每一位均與被乘數(shù)相乘后錯位累加。故也可與十進(jìn)制乘法類似用算式的方式來表示運(yùn)算過程，具體見下頁圖所示：根據(jù)二進(jìn)制數(shù)的乘法法則：0*0=0，0*1=0，1*0=0，1*1=1更可將算式中的結(jié)果進(jìn)行簡化。例如若B0=1，則（A2B0）（A1B0）（A0B0）=A2A1A0；若B0=0，則（A2B0）（A1B0）（A0B0）=0由于三位二進(jìn)制數(shù)相乘的最大結(jié)果為111*111=110001，即數(shù)位為6位。而從算式中看經(jīng)錯位累加后數(shù)位還只有5位，故在程序設(shè)計中還應(yīng)注意數(shù)位的處理。

計算過程中，乘數(shù)的每一位與被乘數(shù)相乘的中間結(jié)果需要進(jìn)行一次加法運(yùn)算。由于VHDL語言中對電路的輸入端口的數(shù)據(jù)類型一般處理為邏輯型數(shù)據(jù)，所以此處出現(xiàn)了邏輯型數(shù)據(jù)做加法運(yùn)算的情況。這也是在程序中需要處理的一個問題。知識準(zhǔn)備:電路工作原理21、普通的賦值語句將一個值或者一個表達(dá)式傳遞給某一個數(shù)據(jù)對象，如信號，變量，或由此組成的數(shù)組。信號賦值語句變量賦值語句分類：注意信號和變量的定義位置賦值目標(biāo)賦值符號組成：賦值源基本元素只能是信號和變量變量“：=”信號“<=”可以是一個數(shù)值或者是一個邏輯或運(yùn)算表達(dá)式賦值目標(biāo)與賦值源的數(shù)據(jù)類型必須嚴(yán)格一致。2、VHDL庫和程序包

庫（Library）是用于存放預(yù)先編譯好的程序包（Package），程序包中定義了數(shù)據(jù)集合體、邏輯操作和元件等。主要是聲明在設(shè)計或?qū)嶓w中將用到的常量，數(shù)據(jù)類型，元件及子程序等。

庫可以使設(shè)計者共享已經(jīng)編譯好的設(shè)計結(jié)果。IEEE庫：IEEE標(biāo)準(zhǔn)庫

使用需聲明STD庫：VHDL標(biāo)準(zhǔn)庫

使用無需聲明ASIC庫：EDA廠商提供庫

使用需聲明WORK庫：現(xiàn)行作業(yè)庫，當(dāng)前工作目錄的所有設(shè)計

使用無需聲明USER庫：用戶自定義庫

使用需聲明VHDL庫的種類

庫的用法USE語句的使用有兩種常用格式：

USE庫名.程序包名.項(xiàng)目名；

USE庫名.程序包名.ALL；例：

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.STD_ULOGIC;USEIEEE.STD_LOGIC_1164.RISING_EDGE;USEIEEE.STD_LOGIC_1164.ALL;格式：LIBRARY庫名；USE庫名.程序包名.All；庫說明的作用范圍

從一個實(shí)體說明開始到其所屬的結(jié)構(gòu)體、配置為止。當(dāng)一個源程序中出現(xiàn)兩個以上的實(shí)體時，必須重復(fù)說明。例：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexample1IS(……)ENDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYexample2IS(……)END返回1、IEEE.STD_LOGIC_1164程序包用于說明STD_LOGIC數(shù)據(jù)類型;2、IEEE.STD_LOGIC_ARITH程序包可用于說明rising_edge函數(shù)3、IEEE.STD_LOGIC_UNSIGNED程序包可用于說明算術(shù)運(yùn)算符的重載,即使得邏輯數(shù)據(jù)可以實(shí)現(xiàn)算術(shù)運(yùn)算常用的VHDL庫與程序包任務(wù)實(shí)施:三位乘法器的VHDL設(shè)計3libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;--進(jìn)行加法運(yùn)算符的重載entitymul3is port(a,b:instd_logic_vector(2downto0); y:outstd_logic_vector(5downto0));endmul3;--實(shí)體端口為三位的乘數(shù)和被乘數(shù)以及六位的積。architecturebehaveofmul3issignaltemp1:std_logic_vector(2downto0); signaltemp2:std_logic_vector(3downto0); signaltemp3:std_logic_vector(4downto0);--三個信號用于存儲乘數(shù)的每一位與被乘數(shù)相乘的結(jié)果；begin temp1<=awhenb(0)='1'else"000"; temp2<=(a&'0')whenb(1)='1'else"0000"; tem