第3章集成電路中的無(wú)源元件

第三章集成電路中的無(wú)源元件3.1集成電阻器3.2

集成電容器3.3互連（內(nèi)連線）2023/2/313.1集成電阻器電阻是基本的元件，在集成工藝技術(shù)中有多種設(shè)計(jì)與制造電阻的方法，根據(jù)阻值和精度的要求可以選擇不同的電阻結(jié)構(gòu)和形狀。集成電路中的電阻分為無(wú)源電阻和有源電阻。無(wú)源電阻通常是采用摻雜半導(dǎo)體或合金材料制作的電阻，而有源電阻則是將晶體管進(jìn)行適當(dāng)?shù)倪B接和偏置，利用晶體管在不同的工作區(qū)所表現(xiàn)出來(lái)的不同的電阻特性來(lái)做電阻。2023/2/32眾所周知，摻雜半導(dǎo)體具有電阻特性，不同的摻雜濃度具有不同的電阻率，正是利用摻雜半導(dǎo)體所具有的電阻特性，可以制造電路所需的電阻器。所謂擴(kuò)散電阻是指采用熱擴(kuò)散摻雜的方式構(gòu)造而成的電阻。這是最常用的電阻之一，工藝簡(jiǎn)單且兼容性好，缺點(diǎn)是精度稍差。制造擴(kuò)散電阻的摻雜可以是工藝中的任何熱擴(kuò)散摻雜過(guò)程，可以摻N型或P型雜質(zhì)，還可以是結(jié)構(gòu)性的擴(kuò)散電阻，例如在兩層摻雜區(qū)之間的中間摻雜層，典型的結(jié)構(gòu)是N-P-N結(jié)構(gòu)中的P型區(qū)，這種電阻又稱為溝道電阻。當(dāng)然，應(yīng)該選擇易于控制濃度誤差的雜質(zhì)層做電阻，保證擴(kuò)散電阻的精度。一、基區(qū)擴(kuò)散電阻2023/2/33氧化膜pnnP型擴(kuò)散層（電阻）VCCLwN型外延層接電路的最高電位，或接至電阻器兩端中電位較高的一端。在電阻的制作過(guò)程中，由于加工所引起的誤差，如擴(kuò)散過(guò)程中的橫向擴(kuò)散、制版和光刻過(guò)程中的圖形寬度誤差等，都會(huì)使電阻的實(shí)際尺寸偏離設(shè)計(jì)尺寸，導(dǎo)致電阻值的誤差。電阻條圖形的寬度W越寬，相對(duì)誤差ΔW/W就越小，反之則越大。與寬度相比，長(zhǎng)度的相對(duì)誤差ΔL/L則可忽略。因此，對(duì)于有精度要求的電阻，要選擇合適的寬度，如大于20μm，以減小電阻條圖形誤差引起的失配。2023/2/34氧化膜pnnP型擴(kuò)散層（電阻）VCCLw基區(qū)擴(kuò)散電阻（Rs=100-200/)電阻圖形尺寸的計(jì)算根據(jù)具體電路中對(duì)電阻大小的要求，可以非常方便地進(jìn)行電阻圖形設(shè)計(jì)。設(shè)計(jì)的依據(jù)是工藝提供的摻雜區(qū)的方塊電阻值和所需制作的電阻的阻值。一旦選中了摻雜區(qū)的類型，可以依據(jù)下式計(jì)算。2023/2/35其中，Rs（或R□）是摻雜半導(dǎo)體薄層的薄層電阻，又稱方塊電阻，L是電阻條的長(zhǎng)度，W是電阻條的寬度，L/W是電阻所對(duì)應(yīng)的圖形的方塊數(shù)。因此，只要知道摻雜區(qū)的方塊電阻，然后根據(jù)所需電阻的大小計(jì)算出需要多少方塊，再根據(jù)精度要求確定電阻條的寬度，就能夠得到電阻條的長(zhǎng)度。當(dāng)然，這樣的計(jì)算是很粗糙的，因?yàn)樵谟?jì)算中并沒(méi)有考慮電阻的折彎形狀和端頭形狀對(duì)實(shí)際電阻值的影響，在實(shí)際的設(shè)計(jì)中需根據(jù)具體的圖形形狀對(duì)計(jì)算加以修正，通常的修正包括端頭修正和拐角修正。2023/2/36端頭修正拐角修正因子橫向擴(kuò)散修正因子薄層電阻值Rs的修正2023/2/37端頭修正因?yàn)殡娮涌偸菑碾娮枳钚〉牡胤搅鲃?dòng)，因此，從引線孔流入的電流，絕大部分是從引線孔正對(duì)著電阻條的一邊流入的，從引線孔側(cè)面和背面流入的電流極少，因此，在計(jì)算端頭處的電阻值時(shí)需要引入一些修正，稱之為端頭修正。端頭修正常采用經(jīng)驗(yàn)數(shù)據(jù)，以端頭修正因子k1表示整個(gè)端頭對(duì)總電阻方塊數(shù)的貢獻(xiàn)。例如k1=0.5，表示整個(gè)端頭對(duì)總電阻的貢獻(xiàn)相當(dāng)于0.5個(gè)方塊數(shù)。2023/2/38圖3.2給出了不同電阻條寬和端頭形狀的修正因子的經(jīng)驗(yàn)數(shù)據(jù)，圖中的虛線是端頭的內(nèi)邊界，它的尺寸通常為幾何設(shè)計(jì)規(guī)則中擴(kuò)散區(qū)對(duì)孔的覆蓋數(shù)值。對(duì)于大電阻L?W情況，端頭對(duì)電阻的貢獻(xiàn)可以忽略不計(jì)。2023/2/39對(duì)于折彎形狀的電阻，通常每一直條的寬度都是相同的，在拐角處是一個(gè)正方形，但這個(gè)正方形不能作為一個(gè)電阻方來(lái)計(jì)算，這是因?yàn)樵诠战翘幍碾娏髅芏仁遣痪鶆虻?，靠近?nèi)角處的電流密度大，靠近外角處的電流密度小。經(jīng)驗(yàn)數(shù)據(jù)表明，拐角對(duì)電阻的貢獻(xiàn)只有0.5個(gè)方塊數(shù)，即拐角修正因子k2=0.5。拐角修正2023/2/310橫向擴(kuò)散修正因子橫向擴(kuò)散修正因子m主要考慮以下兩個(gè)方面：由于存在橫向擴(kuò)散，所以基區(qū)擴(kuò)散電阻的實(shí)際橫截面如圖所示，在表面處最寬，即。2023/2/311雜質(zhì)濃度在橫向擴(kuò)散器表面與擴(kuò)散口正下方的表面區(qū)域不同，其濃度由擴(kuò)散窗口處Ns（≈6x1018cm-3）逐步降低到外延層處的Nepi（≈1015～1016cm-3）.如果假設(shè)橫向擴(kuò)散區(qū)的縱向雜質(zhì)分布與擴(kuò)散窗口下相同，則對(duì)于基區(qū)擴(kuò)散電阻，其有效寬度為。2023/2/312薄層電阻值Rs的修正一般情況下，基區(qū)薄層電阻值Rs是在硼再分布以后測(cè)量的，以檢測(cè)擴(kuò)散的質(zhì)量。但是，基區(qū)擴(kuò)散后還有多道高溫出來(lái)工序，所以雜質(zhì)會(huì)進(jìn)一步往里推進(jìn)，同時(shí)表面的硅也會(huì)進(jìn)一步氧化，所以做成管子后，實(shí)際的基區(qū)電阻值Rsa比原來(lái)測(cè)量的Rs高，經(jīng)驗(yàn)公式為Rsa＝KaRs其中，Ka為常數(shù)，可由實(shí)驗(yàn)來(lái)確定，一般在1.06～1.25之間。2023/2/313小阻值電阻可采用胖短圖形：一般阻值電阻可采用瘦長(zhǎng)圖形對(duì)大阻值電阻可采用折疊圖形：當(dāng)L?W時(shí)，可不考慮k1;當(dāng)W?xjc時(shí)，可不考慮橫向修正m。2023/2/314襯底電位與分布電容制作電阻的襯底與電阻材料摻雜類型相反，即如果電阻是P型半導(dǎo)體，襯底就是N型半導(dǎo)體，反之亦然。這樣，電阻區(qū)和襯底就構(gòu)成了一個(gè)pn結(jié)，為防止pn結(jié)導(dǎo)通，襯底必須接一定的電位。要求不論電阻的哪個(gè)端頭在任何的工作條件下，都保證pn結(jié)不處于正偏狀態(tài)。通常將P型襯底接電路中最低電位，N型襯底（外延層）接最高電位，這樣，最壞工作情況是電阻只有一端處于零偏置，其余點(diǎn)都處于反偏置。例如，上端頭接正電源的P型摻雜電阻，襯底（外延層）的N型半導(dǎo)體電接正電源，這樣在接正電源處，pn結(jié)是零偏置，越接近電阻的下端頭，P型半導(dǎo)體的電位越低，pn結(jié)反偏電壓越大。2023/2/315也正是因?yàn)檫@個(gè)pn結(jié)的存在，又導(dǎo)致了摻雜半導(dǎo)體電阻的另一個(gè)寄生效應(yīng)：寄生電容。任何的pn結(jié)都存在結(jié)電容，電阻的襯底又通常都是處于交流零電位(直流的正、負(fù)電源端或地端)，使得電阻對(duì)交流地存在旁路電容。如果電阻的一端接地，并假設(shè)寄生電容沿電阻均勻分布，則電阻幅模的-3dB帶寬近似為：其中，R□是電阻區(qū)的摻雜層方塊電阻，C0是單位面積電容，L是電阻的長(zhǎng)度。2023/2/316二、其他常用的集成電阻器1.發(fā)射區(qū)（磷）擴(kuò)散電阻一種是直接在外延層上擴(kuò)散N+層來(lái)形成，需要單獨(dú)的隔離區(qū)，由于外延層的電阻率遠(yuǎn)高于N+擴(kuò)散層，所以外延層電阻對(duì)發(fā)射區(qū)擴(kuò)散電阻的旁路作用可忽略。且不存在寄生效應(yīng)。2023/2/317另一種發(fā)射區(qū)擴(kuò)散電阻可與其他電阻坐在一個(gè)隔離區(qū)，但發(fā)射區(qū)電阻要做在一個(gè)單獨(dú)的P型擴(kuò)散區(qū)，并使三個(gè)PN結(jié)處于反偏，由于這種有寄生PNP管效應(yīng)，所以需要增加隱埋層。2023/2/318發(fā)射區(qū)擴(kuò)散電阻主要用來(lái)作小阻值的電阻和在連線交叉時(shí)作“磷橋”，其電阻值的計(jì)算方法和基區(qū)擴(kuò)散電阻類似。2023/2/3192.隱埋層電阻其方塊電阻值比較小，主要做小電阻，圖中R2就是隱埋層電阻。又由于影響隱埋層電阻的工藝因素太多，且不易控制，所以隱埋層電阻的精度較差。2023/2/3203.基區(qū)溝道電阻特點(diǎn):薄層電阻Rs大，用小面積制作大阻值電阻。基區(qū)溝道電阻的薄層電阻Rs為NPN晶體管的有效基區(qū)的薄層電阻RBS1?；鶇^(qū)溝道電阻只能用于小電流、小電壓情況，多用于基區(qū)偏置電阻或泄放電阻。當(dāng)電阻兩端電壓很小時(shí)，阻值近似為常數(shù)。2023/2/321基區(qū)溝道電阻精度低，因?yàn)闆](méi)有獨(dú)立的控制因素，完全由NPN管的基區(qū)寬度WB決定。由于有大面積的N+P結(jié)，寄生電容大。薄層電阻RBS1較大，所以基區(qū)溝道電阻的溫度系數(shù)較大。N+區(qū)擴(kuò)散層覆蓋外的P區(qū)薄層電阻很小，比基區(qū)溝道電阻小1～2個(gè)數(shù)量級(jí)，可以忽略不計(jì)。2023/2/3224.外延層電阻（體電阻）特點(diǎn)又稱為“體電阻”，不存在寄生PNP效應(yīng)，不需要隱埋層。外延層的薄層電阻較大，可以做高值電阻。可承受較高電壓，其擊穿電壓為隔離結(jié)擊穿電壓。2023/2/323在阻值設(shè)計(jì)時(shí)，要注意橫向修正，即電阻寬度W應(yīng)扣除隔離結(jié)橫向擴(kuò)散后電阻區(qū)的實(shí)際寬度。電阻的相對(duì)誤差大。這是因?yàn)殡娮柚档目刂浦饕峭ㄟ^(guò)外延層工藝和隔離擴(kuò)散工藝來(lái)進(jìn)行的，這兩道工藝本身就較難控制，況且后續(xù)工藝對(duì)外延層電阻值的影響也較大。電阻的溫度系數(shù)較大。2023/2/324在外延層上覆蓋一層P型擴(kuò)散層，就可做成更高阻值的電阻，即外延層溝道電阻，其結(jié)構(gòu)與基區(qū)溝道電阻類似。2023/2/3255.離子注入電阻同為摻雜工藝，由于離子注入工藝可以精確地控制摻雜濃度和注入的深度，且橫向擴(kuò)散小。其阻值容易控制，精度較高。該電阻由兩部分組成，離子注入?yún)^(qū)電阻和p+區(qū)端頭電阻，因?yàn)閜+區(qū)端頭的摻雜濃度較高，阻值很小，實(shí)際的電阻值主要由離子注入?yún)^(qū)電阻決定，與熱擴(kuò)散摻雜電阻相比，減小了誤差，進(jìn)一步提高了精度。2023/2/3262.用MOS晶體管形成電阻用MOS晶體管形成電阻又叫有源電阻是指采用晶體管進(jìn)行適當(dāng)?shù)倪B接并使其工作在一定的狀態(tài)，利用它的直流導(dǎo)通電阻和交流電阻作為電路中的電阻元件使用。雙極型晶體管和MOS晶體管均可擔(dān)當(dāng)有源電阻，在這里將只討論以MOS器件作為有源電阻的情況，雙極型器件作為有源電阻的原理類似。以NMOS為例，其電流方程：2023/2/327三、MOS集成電路中常用的電阻1.多晶硅電阻SiSiO2LeffLWpoly-SiSiO2SDLD為源漏擴(kuò)散時(shí)橫向擴(kuò)散量。阻值高，用擴(kuò)散摻雜工藝制作精度低，主要用來(lái)做存儲(chǔ)器存儲(chǔ)單元的負(fù)載電阻。若用離子注入摻雜工藝，精度可以提高。2023/2/328當(dāng)VDS很小時(shí)：其中：2023/2/3293.2

集成電容器在集成電路中，電容也是一個(gè)重要的元件。IC中應(yīng)盡量避免使用電容器，因電容器占面積大。在雙極型模擬集成電路中，集成電容器用作頻率補(bǔ)償以改善電路的頻率特性。在MOS模擬集成電路中，由于在工藝上制造集成電容比較容易，并且容易與MOS器件相匹配，故集成電容得到較廣泛的應(yīng)用。普通PN結(jié)電容的容量較小，有較大的溫度系數(shù)和寄生效應(yīng)等缺點(diǎn)，因此，應(yīng)用不多。2023/2/330在雙極型和MOS模擬集成電路中的電容大多采用MOS結(jié)構(gòu)或其相似結(jié)構(gòu)。由于在MOS工藝中實(shí)現(xiàn)的MOS電容，匹配精度比電阻好，一般約為0.1%~5%，因此在D/A、A/D轉(zhuǎn)換器和開(kāi)關(guān)電容電路等集成電路中，往往用電容代替電阻網(wǎng)絡(luò)。2023/2/331元件制造工藝匹配溫度系數(shù)電壓系數(shù)電阻器擴(kuò)散(W=50μm)離子注入(W=40μm)±0.4%±0.12%+2×10-3/℃+4×10-3/℃~2×10-3/V~8×10-4/V電容器MOS(tox=0.1μm，L=254μm)±0.06%+2.6×10-3/℃10-5/V表列出了擴(kuò)散電阻、離子注入電阻和MOS電容器的若干性能比較。2023/2/332一、雙極IC中常用的集成電容器1.反偏PN結(jié)電容器：在雙極集成電路中，常使用的集成電容器。PN結(jié)電容器的制作工藝完全和NPN管工藝兼容，但其電容值做不大。發(fā)射結(jié)的零偏單位面積電容大，但擊穿電壓低，約為6～9V；集電結(jié)的零偏單位面積電容小，但擊穿電壓高，約為20V。2023/2/3332.發(fā)射區(qū)擴(kuò)散層-隔離擴(kuò)散層-隱埋層結(jié)構(gòu)發(fā)射區(qū)擴(kuò)散層—隔離擴(kuò)散層—隱埋層結(jié)構(gòu)，這種電容實(shí)際上是兩個(gè)電容并聯(lián)，所以可以增大PN零偏單位面積電容CjA0。但由于存在P﹢N﹢結(jié)，擊穿電壓只有4～5V。另外由于隔離（襯底）結(jié)面積較大，所以CjS也較大，為減小CjS影響，應(yīng)降低所使用結(jié)上的反偏電壓，使結(jié)電容提高，提高襯底結(jié)的反偏電壓，減小CjS。2023/2/3343.MOS電容器上電極：鋁膜介質(zhì)：薄SiO2層，厚度大于1000?（對(duì)工藝要求高，額外工藝制作，其他工藝通同NPN管）下電極：N+發(fā)射區(qū)擴(kuò)散層R是下電極N+發(fā)射區(qū)擴(kuò)散層電阻，為提高M(jìn)OS電容器的Q值（品質(zhì)因數(shù)，評(píng)價(jià)回路損耗的指標(biāo)），必須減小R值，所以一般制成方形，以減小R的方數(shù)（L/W），使阻值下降。等效電路2023/2/335MOS電容器特點(diǎn)單位面積電容值CA較?。–A=3.1~6.2×10-4pF/μm2），所以占用芯片面積大；擊穿電壓高，BV﹥50V；溫度系數(shù)TCC小，約為20×10-6/℃；下電極用N+發(fā)射區(qū)擴(kuò)散層時(shí)，MOS電容值基本上與電壓大小及電壓極性無(wú)關(guān)；單個(gè)MOS電容誤差△C/C較大，±20%，電容間匹配誤差可小于±10%；Cjs大，可增大襯底電壓來(lái)減小。2023/2/336圖3.20以多晶硅作為上、下極板的電容器結(jié)構(gòu)圖3.19以多晶硅作為上極板的電容器結(jié)構(gòu)柵氧化層多晶硅二、MOS

IC中常用的MOS電容器2023/2/3373.3互連（內(nèi)連線）MOSIC尤其是Si柵MOS電路中，常用的布線一般有金屬、重?fù)诫s多晶硅（Poly-Si