場(chǎng)效應(yīng)器件物理緒論

西安電子科技大學(xué)

XIDIANUNIVERSITY

緒論場(chǎng)效應(yīng)器件物理2023/2/2XIDIANUNIVERSITY2023/2/2XIDIANUNIVERSITY2現(xiàn)代集成電路人才的知識(shí)結(jié)構(gòu)物理知識(shí)：量子力學(xué)→固體物理→半導(dǎo)體物理→半導(dǎo)體器件物理電路知識(shí)：數(shù)字電路→模擬電路→數(shù)字集成電路→模擬集成電路系統(tǒng)知識(shí)：信號(hào)與系統(tǒng)→計(jì)算機(jī)體系結(jié)構(gòu)，通信系統(tǒng)原理，信息處理工藝知識(shí)：半導(dǎo)體工藝原理→材料與封裝工具知識(shí)：Cadence/Synophsis/Mentor等開發(fā)出的EDA軟件工具邏輯電路級(jí)：VHDL、VerilogHDL硬件描述語(yǔ)言和分析綜合工具晶體管級(jí)：SPICE等電路分析工具半導(dǎo)體器件物理：承上啟下：有半導(dǎo)體材料知識(shí)基礎(chǔ)，學(xué)習(xí)器件結(jié)構(gòu)、原理、特性，為器件、電路設(shè)計(jì)提供理論依據(jù)考研和就業(yè)筆試和面試必考的科目2023/2/2XIDIANUNIVERSITY3本課程要求聽課要求預(yù)習(xí)教材，記好記錄

注重概念原理，兼顧公式數(shù)據(jù)先期基礎(chǔ)半導(dǎo)體物理：能帶論，載流子輸運(yùn)雙極型器件物理：pn結(jié)教材D.ANeamen《半導(dǎo)體物理與器件》參考書施敏《半導(dǎo)體器件物理》、

RichardS.Muller《集成電路器件電子學(xué)》、RobertF.Pierret《半導(dǎo)體器件基礎(chǔ)》ChenmingCalvinHu《現(xiàn)代集成電路半導(dǎo)體器件》考核方式平時(shí)成績(jī)20％考試80％

2023/2/2XIDIANUNIVERSITY4集成電路概況定義封裝好的集成電路集成電路芯片的顯微照片集成電路（IC，IntegratedCircuits）是微電子技術(shù)的核心；

IC是電路的單芯片實(shí)現(xiàn)集成電路

：通過(guò)一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容、電感等無(wú)源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體晶片上，并封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能的微結(jié)構(gòu)。2023/2/2XIDIANUNIVERSITY5集成電路概況內(nèi)部電路和版圖酷睿2雙核處理器:65nm工藝，4.1億MOSFET，1cm2IC是元器件、互連線的集合IC的內(nèi)部電路或簡(jiǎn)單或復(fù)雜的電路結(jié)構(gòu)2023/2/2XIDIANUNIVERSITY6集成電路概況制備

單晶制備晶圓制備芯片制備測(cè)試封裝Wafer（晶圓）Chip（芯片）Moore’sLaw：Intel公司創(chuàng)始人之一，GordenE.Moore博士在研究存貯器芯片上晶體管增長(zhǎng)數(shù)的時(shí)間關(guān)系預(yù)測(cè)半導(dǎo)體芯片上集成的晶體管和電阻數(shù)量將每年翻一番1975年又提出修正說(shuō)，芯片上集成的晶體管數(shù)量將每?jī)赡攴环?023/2/2XIDIANUNIVERSITY7集成電路概況發(fā)展：

摩爾定律引自Electronics,April19,1965.Moore預(yù)測(cè)曲線的原始手稿實(shí)際發(fā)展規(guī)律：芯片上集成的晶體管數(shù)量，每隔18個(gè)月翻一番器件尺寸減小，晶圓尺寸增加。“動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM”和“微處理器CPU”兩大IC的發(fā)展，遵循了摩爾定律。2023/2/2XIDIANUNIVERSITY8集成電路概況發(fā)展：

摩爾定律特征尺寸越來(lái)越小單位面積晶體管數(shù)目越來(lái)越多時(shí)鐘頻率越來(lái)越快布線層數(shù)越來(lái)越多圓片面積越來(lái)越大引腳數(shù)目（I/O引線）越來(lái)越多電源電壓越來(lái)越低2023/2/2XIDIANUNIVERSITY9集成電路概況

發(fā)展：

趨勢(shì)2023/2/2XIDIANUNIVERSITY10集成電路概況發(fā)展：

集成電路圓片(Wafer)IntelPentium4IntelXeon?IntelItaniumWafer（晶圓）Chip（芯片）追求大尺寸：晶圓尺寸大，晶圓上的芯片數(shù)越來(lái)越多，產(chǎn)量高，成本低。300mm硅片相對(duì)于200mm硅片，直徑為1.5倍，面積為1.52=2.25倍，芯片數(shù)為2.64倍晶圓尺寸越大，工藝要求高：晶圓生產(chǎn)離中心越遠(yuǎn)，易出現(xiàn)壞點(diǎn)。2023/2/2XIDIANUNIVERSITY11集成電路概況發(fā)展：

特征尺寸特征尺寸：芯片中最小線條寬度，最小柵寬工藝技術(shù)水平的標(biāo)志：特征尺寸由光刻精度決定由um量級(jí)減小到了幾十nm。2012年，22nmcpu已量產(chǎn)器件尺寸減小，單位面積芯片上的器件數(shù)越來(lái)越多，功能越來(lái)越強(qiáng)大2003年制造芯片的尺寸控制精度（180nm）已經(jīng)達(dá)到頭發(fā)絲直徑的1萬(wàn)分之一，相當(dāng)于駕駛一輛汽車直行400英里，偏離誤差不到1英寸！硅基IC發(fā)展的可能極限1nm是研究的極限：1nm相當(dāng)于13個(gè)硅原子并排放在一起的尺度，再往下就沒(méi)有理論研究的意義了；1－4nm是物理極限：量子效應(yīng)已經(jīng)很明顯，會(huì)使器件無(wú)法工作，即使有新型器件結(jié)構(gòu)出現(xiàn)，也將無(wú)法用于超大規(guī)模集成電路；4nm是制造極限：工藝水平無(wú)法實(shí)現(xiàn)更小的尺寸需求，在這個(gè)極限以下就只能做理論研究，而無(wú)法制作樣品了；9nm是成本效益的極限：這種器件即使能研制出來(lái)，它的成本已經(jīng)超過(guò)尺寸減小帶來(lái)的好處，性價(jià)比下降，沒(méi)有實(shí)用價(jià)值。目前14nm工藝已經(jīng)量產(chǎn)，離9nm的成本效益極限已經(jīng)不遠(yuǎn)了。發(fā)展共識(shí)：?jiǎn)渭円揽砍叽绲牡缺壤s小，不足以滿足硅器件性能的持續(xù)增長(zhǎng)需引入元素周期表中的新元素，研發(fā)新結(jié)構(gòu)，驅(qū)動(dòng)器件性能提高2023/2/2XIDIANUNIVERSITY12關(guān)于距離量級(jí)的感性認(rèn)識(shí)微電子學(xué)：研究電子在半導(dǎo)體和IC中的物理現(xiàn)象、物理規(guī)律，并致力于這些現(xiàn)象規(guī)律的應(yīng)用，包括器件物理、器件結(jié)構(gòu)、材料制備、集成工藝、電路與系統(tǒng)設(shè)計(jì)、測(cè)試封裝等。1m=102cm=103mm=106um=109nm=1010A=1012pm=1015fm2023/2/2XIDIANUNIVERSITY132023/2/2XIDIANUNIVERSITY14（FET：FieldEffectTransistor只有一種載流子導(dǎo)電，又叫單極型）IGFETInsulatorGateFETMISFETMetal-Insulated-SemiconductorFETMOSFETMetal-

Oxide-SemiconductorFETpn-JFETpnJunctionFETMESFETMetal-SemiconductorFET(SchottlyBarrierGate)場(chǎng)效應(yīng)器件概況晶體管分類2023/2/2XIDIANUNIVERSITY15MOSFET中的半導(dǎo)體材料可以是Ge、Si、GaAs，最成熟的是Si，氧化物材料對(duì)應(yīng)SiO2，MOSFET主要指M-SiO2–SiFETMOSFET是現(xiàn)今IC的核心器件，用的最多，最廣泛。

數(shù)字IC:全是MOSFET結(jié)構(gòu)簡(jiǎn)單，尺寸小，芯片集成度高，功耗低，工藝規(guī)范模擬IC:最先使用的是BT（因有高增益）CMOS模擬集成電路發(fā)展越來(lái)越快：MOSFET尺寸縮小，工作速度在提高，MOS器件能在更高的頻率下獲得增益，可和雙極器件相比擬；工藝和尺寸功耗方面優(yōu)勢(shì)明顯，模擬IC中MOS使用越來(lái)越普遍。場(chǎng)效應(yīng)器件概況晶體管分類：MOSFET場(chǎng)效應(yīng)器件概況場(chǎng)效應(yīng)2023/2/2XIDIANUNIVERSITY16第一個(gè)理想FET：半導(dǎo)體左右兩端，利用M和S歐姆接觸引出AB電極，半導(dǎo)體上金屬板引出C控制電極FET典型截面圖：MOSFET可看成電阻型溝道，若溝道電阻變化，AB之間的電流就變基本工作原理：加在金屬板上的電壓調(diào)節(jié)下面半導(dǎo)體的電導(dǎo)（溝道電阻），從而實(shí)現(xiàn)對(duì)AB兩端的電流控制。場(chǎng)效應(yīng)：加在半導(dǎo)體表面上的垂直電場(chǎng)調(diào)制半導(dǎo)體電導(dǎo)率的現(xiàn)象。場(chǎng)效應(yīng)器件發(fā)展JFET2023/2/2XIDIANUNIVERSITY17FET中最先發(fā)展起來(lái)的是JFET：JFET工藝與雙極型晶體管工藝兼容1955年，成功制備BT后，制備出了JFETJFET：pn結(jié)代替了金屬平板，A、B變?yōu)樵绰瑘?chǎng)效應(yīng)電極稱為柵?；竟ぷ髟恚荷舷潞谋M區(qū)之間為導(dǎo)電溝道。通過(guò)改變pn結(jié)偏壓，改變pn結(jié)耗盡層厚度，改變溝道區(qū)的電導(dǎo)，控制輸出電流。場(chǎng)效應(yīng)器件發(fā)展MOSFET

2023/2/2XIDIANUNIVERSITY18MOSFET發(fā)展比JFET滯后：工藝問(wèn)題，無(wú)法生長(zhǎng)高質(zhì)量的氧化層介質(zhì)薄膜60年代，高質(zhì)量絕緣介質(zhì)薄膜制作成功，MOSFET進(jìn)入使用階段60年代生產(chǎn)出的MOSFET:具有熱生長(zhǎng)的SiO2絕緣層?xùn)?、源、漏三電極，與襯底摻雜類型相反的SD區(qū)MOSFET結(jié)構(gòu)簡(jiǎn)單，尺寸小，功耗低，是現(xiàn)今IC的核心器件場(chǎng)效應(yīng)器件發(fā)展

MESFET2023/2/2XIDIANUNIVERSITY19MESFET：肖特基柵FET，66年發(fā)明半導(dǎo)體材料一般為GaAs電子遷移率比Si大5倍，峰值漂移速度比Si大1倍，速度快常作超高頻應(yīng)用。場(chǎng)效應(yīng)器件發(fā)展CMOS2023/2/2XIDIANUNIVERSITY20CMOS電路：20世紀(jì)80年代發(fā)展起來(lái)電路邏輯由P溝和N溝MOSFET共同完成由于PMOS與NMOS在特性上為互補(bǔ)性具有低功耗及全擺幅等優(yōu)點(diǎn)，應(yīng)用比較廣泛場(chǎng)效應(yīng)器件發(fā)展HEMT2023/2/2XIDIANUNIVERSITY21HEMT：1980年發(fā)明利用異質(zhì)結(jié)形成的二維電子氣，作為溝道，把導(dǎo)電的多數(shù)載流子與電離的雜質(zhì)分離→載流子受電離雜質(zhì)散射↓→遷移率↑開關(guān)速度快，截止頻率高，在高頻領(lǐng)域正得到廣泛的應(yīng)用場(chǎng)效應(yīng)器件發(fā)展DMOS（LDMOS+VDMOS）2023/2/2XIDIANUNIVERSITY22DMOS：DoubleDiffusion雙擴(kuò)散MOSFET功率MOSFET：高電壓大電流應(yīng)用LDMOS：在溝道和漏之間增加了一個(gè)較長(zhǎng)的低濃度N漂移區(qū)，器件耐壓增加VDMOS：電子從源極穿過(guò)水平溝道，經(jīng)過(guò)柵極下面的積累層，再通過(guò)垂直N-漂移區(qū)流到漏極。場(chǎng)效應(yīng)器件發(fā)展新器件12023/2/2XIDIANUNIVERSITY23intel公司微處理器的發(fā)展代表了晶體管新材料和新結(jié)構(gòu)的發(fā)展應(yīng)變硅(StrainedSilicon)技術(shù)（90nm開始）High-K和金屬柵極（45nm開始）三柵3-D晶體管（22nm開始）場(chǎng)效應(yīng)器件發(fā)展新器件22023/2/2XIDIANUNIVERSITY24應(yīng)變硅(StrainedSilicon)技術(shù)（90nm開始）在原子間距大的鍺硅上外延一層薄的原子間距小的硅硅原子在鍺原子之間力的作用下發(fā)生應(yīng)變，在平行襯底平面的方向擴(kuò)張了原子間距，因而稱為“應(yīng)變硅”載流子u及飽和速度均增加：提高了晶體管的電流強(qiáng)度、運(yùn)行速度、芯片工作頻率測(cè)試顯示：電子在應(yīng)變硅材料中的流動(dòng)速度要比在非應(yīng)變硅中快70%制成芯片后其運(yùn)行速度也要較非應(yīng)變硅制成的芯片快35%應(yīng)變硅是滿足65nm以下工藝要求的一種高端硅基新材料場(chǎng)效應(yīng)器件發(fā)展新器件32023/2/2XIDIANUNIVERSITY25High-K和金屬柵極（45nm開始）60nm工藝，CMOS的SiO2厚度=1.2nm隧穿電流非常嚴(yán)重，103A/CM2,1mm2這樣的薄柵氧，芯片的柵泄漏電流達(dá)到10A，電池很快耗盡45nm采用高K新材料+金屬柵技術(shù)柵極高k絕緣介質(zhì)，可提高柵極電容鉿基材料HfO2，相對(duì)介電常數(shù)24，是SiO2的6倍：一6nm厚的HfO2產(chǎn)生的電容相當(dāng)于1nm的SiO2High-K材料與多晶硅與柵兼容性差：用硅化金屬電極(MetalGate)取代多晶硅。TiN45nm高k+金屬柵制程技術(shù)，跟65nm工藝相比，將晶體管數(shù)量提高近2倍，產(chǎn)品面積小了25%，場(chǎng)效應(yīng)器件發(fā)展新器件42023/2/2XIDIANUNIVERSITY2622nm工藝，采用了三柵3D晶體管，器件結(jié)構(gòu)有了新突破三柵結(jié)構(gòu)比平面柵結(jié)構(gòu)多了兩個(gè)柵電極，每一柵都控制硅表面的一部分，三個(gè)柵電極都用來(lái)控制溝道電流柵對(duì)溝道的靜電控制增強(qiáng)場(chǎng)效應(yīng)器件發(fā)展新器件52023/2/2XIDIANUNIVERSITY27襯底的變化：體硅CMOSSOI（Silicon-On-Insulator，絕緣襯底上的硅）CMOS：可實(shí)現(xiàn)IC中元器件的介質(zhì)隔離，徹底消除了體硅CMOS閂鎖效應(yīng)應(yīng)變硅技術(shù)：提高晶體管的電流強(qiáng)度、運(yùn)行速度、芯片工作頻率場(chǎng)效應(yīng)器件發(fā)展新器件62023/2/2XIDIANUNIVERSITY28柵的變化：柵材料：SiO2+Al柵，SiO2+poly-Si柵,高K柵介質(zhì)+金屬柵柵的結(jié)構(gòu)：?jiǎn)螙牌骷?，三柵器件；圍柵器件圍柵MOSFET：柵環(huán)繞著一個(gè)柱形硅條，整個(gè)溝道區(qū)被柵極完全包圍，柵控能力大大增強(qiáng)，有效抑制了短溝道效應(yīng)和泄漏電流場(chǎng)效應(yīng)器件發(fā)展新器件72023/2/2XIDIANUNIVERSITY29器件新結(jié)構(gòu)、新材料的出現(xiàn)，使得摩爾定律繼續(xù)發(fā)展大量研發(fā)工作需進(jìn)行：加工工藝層次：如光刻技術(shù)、互連技術(shù)等、電路技術(shù)層次