第二章 可編程邏輯器件

第二章可編程邏輯器件§2.1

可編程邏輯器件概述§2.2復(fù)雜可編程邏輯器件§2.3現(xiàn)場可編程門陣列FPGA§2.4在系統(tǒng)可編程（ISP）邏輯器件§2.5FPGA和CPLD的開發(fā)應(yīng)用選擇1可編程邏輯器件PLD--ProgrammableLogicDevices：用戶構(gòu)造邏輯功能

傳統(tǒng)數(shù)字系統(tǒng)

由固定功能標(biāo)準(zhǔn)集成電路74/54系列、4000、4500系列構(gòu)成。設(shè)計無靈活性,芯片種類多，數(shù)目大。

現(xiàn)代數(shù)字系統(tǒng)

僅由三種標(biāo)準(zhǔn)積木塊：微處理器、存貯器和PLD構(gòu)成。即CPU+RAM+PLD模式。PLD的設(shè)計是其核心。2§2.1可編程邏輯器件的概述第二

章380年代初：Lattice公司推出GAL_GenericArrayLogic(第二代）；一、PLD的發(fā)展進程70年代初：PROM、

PLA_ProgrammableLogicArray

（第一代）；70年代末：AMD公司推出

PAL_ProgrammableArrayLogic；490年代初：Lattice公司提出ISP(InSystemProgramming)概念，推出ispLSI。

80年代中：Xilinx公司推出

FPGA(Field

ProgrammableGatesArray)；

Altera公司推出EPLD(Erasable

ProgrammableLogicDevice)；近年P(guān)LD的發(fā)展：

密度：單片已達1000萬系統(tǒng)門

速度：達420MHz以上

線寬：已達90nm，屬甚深亞微米技術(shù)（VDSM—VeryDeepSubMicrometer）5

高集成度；

高速度；

高可靠；

在系統(tǒng)編程（ISP_InSystemProgramming）

PLD已占整個IC產(chǎn)值的40%以上。PLD的產(chǎn)量、集成度每年增加35%，成本降低40%。二、PLD產(chǎn)品的特點：61、從互連延時入手解決系統(tǒng)速度問題門延時：幾百ns→不足2ns

互連延時：相對門延時越來越大三、近年P(guān)LD的發(fā)展熱點

線寬互連延時占系統(tǒng)延時比例0.6um30%0.5um50%0.35um70%7

1）ISP（In_SystemProgrammability/Programming）：

是指對器件、電路板、整個電子系統(tǒng)進行邏輯重構(gòu)和修改功能的能力。這種重構(gòu)可以在制造之前、制造過程中、甚至在交付用戶使用之后進行。

傳統(tǒng)PLD：先編程后裝配；

ISPPLD：可先編程后裝配，也可先裝配后編程。2、在系統(tǒng)可編程技術(shù)（ISP）8ISP功能提高設(shè)計和應(yīng)用的靈活性減少對器件的觸摸和損傷不計較器件的封裝形式允許一般的存儲樣機制造方便支持生產(chǎn)和測試流程中的修改允許現(xiàn)場硬件升級迅速方便地提升功能未編程前先焊接安裝系統(tǒng)內(nèi)編程--ISP在系統(tǒng)現(xiàn)場重編程修改9設(shè)計設(shè)計修改方便，產(chǎn)品面市速度快，減少原材料成本，提高器件及板級的可測試性。制造減少制造成本，免去單獨編程工序，免去重做印刷電路板的工作，大量減少庫存，減少預(yù)處理成本，提高系統(tǒng)質(zhì)量及可靠性。現(xiàn)場服務(wù)/支持提供現(xiàn)場系統(tǒng)重構(gòu)或現(xiàn)場系統(tǒng)用戶化的可能，提供遙控現(xiàn)場升級及維護的可能2）ISP技術(shù)的優(yōu)越性10非ISP工藝流程從倉庫提取器件進半成品庫對器件編程貼標(biāo)簽提取特定器件焊接電路板電路板測試編程及電路板測試焊接電路板從倉庫提取器件3）ISP技術(shù)簡化生產(chǎn)流程比較：ISP技術(shù)對縮短生產(chǎn)周期，加快產(chǎn)品上市極為重要。ISP工藝流程11

現(xiàn)配置時間為幾十~~幾百ms

實時重配問題

配置時間的極大縮短：硬件→軟硬件→資源4）ISP的進一步發(fā)展：12PLD任意一個組合邏輯都可以用“與—或”表達式來描述，該“與—或陣列”結(jié)構(gòu)能實現(xiàn)大量的組合邏輯功能。2.2基本結(jié)構(gòu)與分類13電路符號表示常用邏輯門符號與現(xiàn)有國際符號的對照2.2基本結(jié)構(gòu)與分類14電路符號表示圖PLD的互補緩沖器圖PLD的互補輸入圖PLD中與陣列表示圖PLD中或陣列的表示圖陣列線連接表示

2.2基本結(jié)構(gòu)與分類15

PLD的生產(chǎn)廠家眾多，產(chǎn)品名稱各異，分類方法多樣。常見的PLD產(chǎn)品：PROM、EPROM、EEPROM、

PLA、FPLA、PAL、GAL、CPLD、EPLD、

EEPLD、HDPLD、FPGA、pLSI、

ispLSI、

ispGAL、ispGDS等。PLD的種類及分類方法2.2基本結(jié)構(gòu)與分類16低密度PLD：高密度PLD（HDPLD）：超過500門PLD低密度的PLD，如PLA、PROM、PAL、GAL高密度的PLD（HDPLD）1、根據(jù)器件密度分為：2.2基本結(jié)構(gòu)與分類17

FPGA（FieldProgrammableGatesArray）

CPLD（ComplexProgrammableLogicDevice）

FPGA：內(nèi)部互連結(jié)構(gòu)由多種長度不同的連線資源組成，每次布線的延遲可不同，屬統(tǒng)計型結(jié)構(gòu)。邏輯單元主體為由靜態(tài)存儲器（SRAM）構(gòu)成的函數(shù)發(fā)生器，即查找表。通過查找表可實現(xiàn)邏輯函數(shù)功能。采用SRAM工藝。2、根據(jù)器件互連結(jié)構(gòu)、邏輯單元結(jié)構(gòu)分為：2.2基本結(jié)構(gòu)與分類18含查找表的邏輯單元：（FPGA）2.2基本結(jié)構(gòu)與分類LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進位鏈級聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時鐘選擇進位輸入級聯(lián)輸入進位輸出級聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4可編程寄存器19CPLD:①

內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成,布線的延遲確定,屬確定型結(jié)構(gòu).②邏輯單元主要由“與或陣列”構(gòu)成.該結(jié)構(gòu)來自于典型的

PAL、GAL器件結(jié)構(gòu)。③組合邏輯資源比較豐富，適合組合電路較多的控制應(yīng)用。FPGA與CPLD不同點:2.2基本結(jié)構(gòu)與分類20

CPLD：內(nèi)部互連結(jié)構(gòu)由固定長度的連線資源組成，布線的延遲確定，屬確定型結(jié)構(gòu)。邏輯單元主要由“與或陣列”構(gòu)成。該結(jié)構(gòu)來自于典型的PAL、GAL器件的結(jié)構(gòu)。采用EEPROM工藝。

任意一個組合邏輯都可以用“與—或”表達式來描述，所以該“與—或陣列”結(jié)構(gòu)能實現(xiàn)大量的組合邏輯功能。2.2基本結(jié)構(gòu)與分類21復(fù)雜可編程邏輯器件的基本邏輯單元16個擴展乘積項可編程的寄存器2.2基本結(jié)構(gòu)與分類22CPLD和FPGA的主要區(qū)別：1）結(jié)構(gòu)上的不同2）集成度的不同

CPLD：500-50000門；

FPGA：1K–100M門3）應(yīng)用范圍的不同

CPLD邏輯能力強而寄存器少（1K左右），適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱但寄存器多（100多K），適于數(shù)據(jù)密集型系統(tǒng)。4）使用方法的不同2.2基本結(jié)構(gòu)與分類23一次性編程：PROM、PAL重復(fù)可編程：紫外線擦除：數(shù)十次；

E2CMOS工藝：上千次；

SRAM結(jié)構(gòu)：上萬次3、從可編程特性分為4、從編程元件分為熔絲型開關(guān)；可編程低阻電路元件；EPROM；EEPROM；SRAM；2.2基本結(jié)構(gòu)與分類24§2.2復(fù)雜可編程邏輯器件第二

章25§2.3現(xiàn)場可編程門陣列第二

章26PROMPROM表達的PLD圖陣列用PROM完成半加器邏輯陣列2.3簡單可編程邏輯器件27PLA

PLA邏輯陣列示意圖2.3簡單可編程邏輯器件28PLA圖PLA與PROM的比較2.3簡單可編程邏輯器件29PAL

PAL結(jié)構(gòu)：圖PAL的常用表示：2.3簡單可編程邏輯器件30PAL圖一種PAL16V8的部分結(jié)構(gòu)圖2.3簡單可編程邏輯器件31GAL圖GAL16V8的結(jié)構(gòu)圖2.3簡單可編程邏輯器件32GAL：

GeneralArrayLogicDevice最多有8個或項，每個或項最多有32個與項EPLDErasableProgrammableLogicDevice乘積項邏輯GAL2.3簡單可編程邏輯器件33邏輯宏單元輸入/輸出口輸入口時鐘信號輸入三態(tài)控制可編程與陣列固定或陣列GAL16V82.3簡單可編程邏輯器件34

PLD（FPGA、CLPD）種類繁多，特點各異。共同之處包括三大部分：

a.一個二維的邏輯塊陣列，構(gòu)成了PLD器件的

邏輯核心。

b.輸入/輸出塊。

c.連接邏輯塊的互連資源，用于邏輯塊

之間、邏輯塊與輸入/輸出塊之間的連接。2.3簡單可編程邏輯器件35

CPLD與FPGA的主要區(qū)別在于邏輯塊（邏輯宏單元）的構(gòu)成不同：CPLD的基本邏輯單元如：EPM71282.3簡單可編程邏輯器件36PLD結(jié)構(gòu)圖輸入/輸出塊互連資源邏輯塊(邏輯陣列）2.3簡單可編程邏輯器件37Altera器件概述

Altera公司PLD分為兩大系列：

MAXMAX9000MAX7000MAX5000ClassicFLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX6000AlteraPLD系列2.3簡單可編程邏輯器件38MAX7000系列MAX7000SMAX7000AEMAX7000B2.3簡單可編程邏輯器件39

MAX系列：多陣列矩陣（MultipleArrayMatrix）

內(nèi)部結(jié)構(gòu)：

可編程的“與”陣列和固定

“或”陣列實現(xiàn)邏輯功能；采用EPROM工藝(Classic、

MAX5000)，或EEPROM工藝（MAX7000、MAX9000）；

屬CPLD。MAXMAX9000MAX7000MAX5000Classic2.3簡單可編程邏輯器件40

FLEX系列：靈活邏輯單元陣列（FlexibleLogicElementMatrix）

內(nèi)部結(jié)構(gòu)：

使用查找表（LookUpTable__LUT）結(jié)構(gòu)來實現(xiàn)邏輯功

能；采用SRAM工藝；屬

FPGA。

FLEX10K首次采用嵌入式陣列

（EAB_EmbeddedArrayBlock）

APEX20K融合查找表、乘積項、

嵌入式陣列和存貯器于一體。FLEXAPEXIIAPEX20KFLEX10KFLEX8000FLEX60002.3簡單可編程邏輯器件41

Altera

器件結(jié)構(gòu)

2.3簡單可編程邏輯器件42

Altera

器件的用戶I/0引腳和可用門

2.3簡單可編程邏輯器件43

Altera

器件系列引腳數(shù)的發(fā)展趨勢2.3簡單可編程邏輯器件44

Altera

器件系列系統(tǒng)可用門數(shù)的發(fā)展趨勢

2.3簡單可編程邏輯器件45§2.4復(fù)雜可編程邏輯器件第二

章46CPLD（ComplexProgrammable

LogicDevice）CPLD基本結(jié)構(gòu)2.4復(fù)雜可編程邏輯器件471、MAX7000系列的單個宏單元結(jié)構(gòu)PRNCLRNENA邏輯陣列全局清零共享邏輯擴展項清零時鐘清零選擇寄存器旁路并行擴展項通往I/O模塊通往PIA乘積項選擇矩陣來自I/O引腳全局時鐘QDEN來自PIA的36個信號快速輸入選擇22.4復(fù)雜可編程邏輯器件482、邏輯陣列塊(LAB)

①與或陣列

②可編程的寄存器

③多路選擇3、可編程連線陣列

PIA(連接邏輯塊的互連資源,用于邏輯塊之間,邏輯塊與輸入輸出塊之間的連接)4、可編程I/O單元允許獨立地把每個管腳配置成輸入、輸出、雙向2.4復(fù)雜可編程邏輯器件495、擴展乘積項共享擴展乘積項結(jié)構(gòu)并聯(lián)擴展項饋送方式2.4復(fù)雜可編程邏輯器件50外部管腳視圖2.4復(fù)雜可編程邏輯器件51內(nèi)部結(jié)構(gòu)圖：2.4復(fù)雜可編程邏輯器件52嵌入式陣列塊(EAB)、邏輯陣列塊(LAB)、FastTrack、I/O單元功能描述

2.4復(fù)雜可編程邏輯器件531.可配置邏輯塊（CLB_ConfigurableLogicBlock）

CLB是構(gòu)成可編程邏輯陣列的功能單元，一個CLB分為兩個slice，每個slice由兩個邏輯單元（LC）組成。CLB框圖2.4復(fù)雜可編程邏輯器件542.Slice及邏輯單元（LC_LogicCell）

Slice原理圖2.4復(fù)雜可編程邏輯器件55RAM16X1SODWEWCLKA0A1A2A3LUTRAM32X1SODWEWCLKA0A1A2A3A4RAM16X1DSPODWEWCLKA0A1A2A3DPRA0DPODPRA1DPRA2DPRA3SliceLUTLUT2.4復(fù)雜可編程邏輯器件563.塊RAM（BlockSelectRAM）

塊RAM位于器件的左右兩邊。每個塊RAM的大小為4096位?？蓸?gòu)成每個端口有獨立控制信號的全同步雙端口4096位RAM。兩端口的數(shù)據(jù)寬度能被獨立地配置?？膳渲脭?shù)據(jù)寬度RAMB4_S#_S#WEBENBRSTBCLKBADDRB[#:0]DIB[#:0]WEAENARSTACLKAADDRA[#:0]DIA[#:0]DOA[#:0]DOB[#:0]2.4復(fù)雜可編程邏輯器件574.輸入/輸出塊

（IOB_Input/OutputBlock）VirtexIOB劃分為8個Bank，每個Bank的Vcco可接不同的電源電壓，以適應(yīng)不同的I/O接口標(biāo)準(zhǔn)。IOBBank劃分2.4復(fù)雜可編程邏輯器件58輸入/輸出原理圖2.4復(fù)雜可編程邏輯器件595.可編程的布線（4類）

1）局部布線2）通用布線

局部/通用布線示意圖2.4復(fù)雜可編程邏輯器件603）I/O布線Virtex

器件邊緣有附加的布線資源，即VersaRing，豐富了CLB陣列與IOB的接口連接。2.4復(fù)雜可編程邏輯器件614）全局布線全局布線分為：四個初級全局布線網(wǎng)絡(luò)；

24個二級全局布線網(wǎng)絡(luò)。

4個專用輸入引腳（全局時鐘）：全局緩沖器驅(qū)動；最小偏移；高扇出2.4復(fù)雜可編程邏輯器件62例：全局時鐘分配提供高速、低偏移的時鐘分配：全局時鐘分配圖2.4復(fù)雜可編程邏輯器件63§2.5現(xiàn)場可編程邏輯器件第二

章64FPGA—FieldProgrammableGateArray三類基本資源：⑴可編程邏輯功能塊CLB:

實現(xiàn)用戶功能的基本單元⑵可編程輸入/輸出塊IOB:

完成芯片內(nèi)部邏輯與外部管腳之間的接口⑶可編程互連資源IR:

各種長度的連線線段和一些可編程連接開關(guān)2.4現(xiàn)場可編程邏輯器件65FPGA的基本結(jié)構(gòu)查找表圖FPGA查找表單元內(nèi)部結(jié)構(gòu)2.4現(xiàn)場可編程邏輯器件661、EAB—EmbeddedArrayBlock嵌入式陣列塊EAB是在輸入、輸出口上帶有寄存器的RAM塊，是由一系列的嵌入式RAM單元構(gòu)成。EAB模塊圖輸出時鐘DRAM/ROM256x8512x41024x22048x1DDD寫脈沖電路輸出寬度8,4,2,1

數(shù)據(jù)寬度8,4,2,1地址寬度8,9,10,11

寫使能輸入時鐘2.4現(xiàn)場可編程邏輯器件67邏輯單元LE（logicElement)是ACEX1K系列結(jié)構(gòu)中最小單元包括四部分：①查找表(LUT)②可編程寄存器LE(LC)結(jié)構(gòu)圖數(shù)據(jù)1Lab控制3LE輸出進位鏈級聯(lián)鏈查找表

(LUT)清零和預(yù)置邏輯時鐘選擇進位輸入級聯(lián)輸入進位輸出級聯(lián)輸出Lab控制1CLRNDQ數(shù)據(jù)2數(shù)據(jù)3數(shù)據(jù)4Lab控制2Lab控制4可編程寄存器2.4現(xiàn)場可編程邏輯器件68③進位鏈：專用高速數(shù)據(jù)通道。LE之間約0.2ns高速向前進位。用于：高速計數(shù)器、任意位數(shù)加法器、比較器等DFF進位輸入(來自上一個邏輯單元)S1LE1查找表LUT進位鏈DFFS2LE2A1B1A2B2進位輸出(到LAB中的下一個邏輯單元)進位鏈查找表LUTn+1個LE實現(xiàn)n位全加器LUT分成兩部分：一部分產(chǎn)生兩輸入信號及進位信號的“和”；一部分產(chǎn)生進位輸出信號。2.4現(xiàn)場可編程邏輯器件69④級聯(lián)鏈：專用高速數(shù)據(jù)通道。用相鄰的多個LUT分別計算函數(shù)的各個部分，實現(xiàn)高扇入的邏輯函數(shù)“或”級聯(lián)鏈IN[(4n-1)..4(n-1)]“與”級聯(lián)鏈LUTIN[3..0]IN[4..7]LUTLUTIN[3..0]IN[4..7]LUTIN[(4n-1)..4(n-1)]LE1LE2LEnLE1LE2LEn0.6ns2.4ns16位地址譯碼速度可達2.4+0.6x3=4.2nsLUTLUTLUTLUTLUT2.4現(xiàn)場可編程邏輯器件703、快速通道互連(FastTrack)FastTrack組成:

行連線帶、列連線帶特點：快速、布線延遲可預(yù)測。但靈活性稍差器件的互連資源2.4現(xiàn)場可編程邏輯器件71I/O單元(IOE-InputOutputElement)IOE包含一個雙向I/O緩沖器和一個寄存器2.4現(xiàn)場可編程邏輯器件72一個N輸入查找表(LUT，LookUpTable)可以實現(xiàn)N個輸入變量的任何邏輯功能，如

N輸入“與”、

N輸入“異或”等。輸入多于N個的函數(shù)、方程必須分開用幾個查找表（LUT）實現(xiàn)輸出查黑找盒表子輸入1輸入2輸入3輸入4什么是查找表?基于查找表的結(jié)構(gòu)模