階段性考核之一-組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)_第1頁
階段性考核之一-組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)_第2頁
階段性考核之一-組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)_第3頁
階段性考核之一-組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)_第4頁
階段性考核之一-組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)_第5頁
已閱讀5頁，還剩6頁未讀， 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡介

組合邏輯部分設(shè)計(jì)型實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)題目學(xué)生姓名班 級學(xué) 號任課教師實(shí)驗(yàn)成績完成時(shí)間

設(shè)計(jì)一個(gè)實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加的全加器電路馬欣躍電信

1222012301020206邢曉敏

（1）

（2）

（3）

1．

寫出全加器邏輯函數(shù)表達(dá)式，并轉(zhuǎn)化成與非-與非式

ABC

i i i i i i

i i i

i

i

i

i

i

i

i

i i i i i i i

i i i i i

i i i i i

i

i

i

i

i

i

2．

3．

1，當(dāng)

1；

7448，正常顯示結(jié)果。1．

ABC

2．

3．

1，當(dāng)

1；當(dāng)

2；當(dāng)

線-8

1．

ABC

m

mmm

mmmm

mmmm

mmmm

2．

3．

，當(dāng)

2；當(dāng)

3。

1．

ABC

S，高位進(jìn)位

兩個(gè)輸入變量，A、B，D0～D3

，2Y

2．

3．S1，S2，S2

接在數(shù)碼管的高位，實(shí)現(xiàn)信號的輸入和輸出。當(dāng)1

1；當(dāng)

2；當(dāng)

3。

附錄

1：方案一仿真電路圖VCC

=

7126354

ABCD~LT~RBI~BI/RBO

OAOBOCODOEOFOG

1312111091514

CK

=

=

B

C

E

F

G附錄

2：方案二仿真電路圖VCCS2B

S2B

鍵

=

7126354

A

OAB

OBC

OCD

ODOE~LT

OF~RBI

OG~BI/RBO

1312111091514鍵

=

S3C鍵

=

CK

B

C

E

F

G附錄

3：方案三仿真電路圖VCC

S1A

=

S2B

=

S3C

=

CK

B

C

E

F

G

VCC

附錄

4：方案四仿真電路圖

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論