第10章 工藝集成

第十章工藝集成本章主要內(nèi)容集成電路中的隔離CMOS集成電路的工藝集成雙極集成電路的工藝集成

對于單個MOSFET,由源,漏,柵極組成，源、漏是由同種導電類型,與襯底導電類型相反，源漏之間的電流需要在柵下感應(yīng)導電溝道后才能形成，只要維持源-襯底PN結(jié)和漏-襯底PN結(jié)的反偏,MOSFET能維持自隔離。只要金屬引線經(jīng)過兩個MOSFET之間的區(qū)域,將會形成寄生的場效應(yīng)晶體管，MOS集成電路中的隔離就是防止場區(qū)的寄生場效應(yīng)晶體管開啟。MOSFET的構(gòu)成集成電路中的隔離柵1柵2MOS電路中的隔離

防止場區(qū)的寄生場效應(yīng)晶體管開啟的方法之一是提高寄生場效應(yīng)管的閾值電壓，使寄生場效應(yīng)管的閾值電壓高于集成電路的工作電壓。增加場區(qū)SiO2的厚度；增大氧化層下溝道的摻雜濃度，即形成溝道阻擋層。一般來說,寄生場效應(yīng)晶體管的閾值電壓需要比集成電路的電源電壓高3-4V,以使相互隔離的兩個MOSFET間的泄漏電流小于1PA。提供MOSFET閾值電壓的方法MOS電路中的隔離實現(xiàn)厚場氧化層的方法局部場氧化（LOCOS,LOCalOxidationofSilicon）局部場氧化的工藝流程（1）首先在清洗后的硅片上熱氧化制備20-60nm的SiO2層作為緩沖層，用于減緩硅襯底與隨后淀積的氮化硅層之間的應(yīng)力；（2）在SiO2緩沖層上，利用CVD工藝淀積一層厚度為100-200nm的氮化硅層作為氧化阻擋層；（3）淀積氮化硅層之后，光刻和刻蝕氮化硅層和二氧化硅緩沖層以形成隔離區(qū)，在保留光刻膠的情況下進行場氧化層下面溝道雜質(zhì)濃度的注入，形成溝道阻擋層，以提高寄生場效應(yīng)管的閾值電壓。（4）然后進行熱氧化。氧化完成后，除去隔離區(qū)外的氮化硅和二氧化硅緩沖層。LOCOS隔離工藝流程圖MOS電路中的隔離然后進行溝道雜質(zhì)濃度的注入去除氮化硅鳥嘴效應(yīng)形成原因在局部場氧化過程中，氧化劑透過襯底SiO2的橫向擴散效應(yīng),在氮化硅的邊緣到其內(nèi)部生成逐漸變薄的二氧化硅層,該部分的形狀和鳥的嘴部相似，通常稱為鳥嘴。鳥嘴效應(yīng)帶來的影響無用的過渡區(qū)，降低了集成度，影響平坦度改進的方法回刻LOCOS工藝；多晶硅緩沖層的LOCOS工藝；界面保護的局部氧化工藝；側(cè)墻掩蔽的隔離工藝；自對準平面氧化工藝界面保護的局部氧化

先在緩沖二氧化硅下淀積薄層Si3N4，保護了下面的硅界面，該氮化硅層抑制了氧化氣氛的橫向擴散,降低了鳥嘴的尺寸。界面保護的局部氧化工藝，其英文為：Sealed-InterfaceLocalOxidation簡稱SILO定義具體流程側(cè)墻掩蔽隔離

生長緩沖二氧化硅、氮化硅，刻蝕二氧化硅、氮化硅和硅。再淀積第二層緩沖二氧化硅、氮化硅，并CVD二氧化硅層，各向異性刻蝕后只留下側(cè)墻二氧化硅保護部分，進行溝道注入和生長氧化層。氮化硅Ⅱ釋放應(yīng)力的二氧化硅ⅡCVDSiO2Si3N4Ⅱ釋放應(yīng)力的SiO2Ⅱ去除CVDSiO2只留側(cè)墻的刻出側(cè)墻后的圖形去除隔離區(qū)的氮化硅和二氧化硅，露出硅平面，然后除去側(cè)墻CVD二氧化硅去除光刻膠、氮化硅和緩沖二氧化硅進行溝道阻擋層的注入和生長場二氧化硅層隔離區(qū)SiO2SiO2淺槽隔離（STI)除了LOCOS隔離工藝外，還有槽隔離方法，此法也可用在雙極器件隔離和DRAM的溝槽電容。

淺槽隔離利用各向異性干法刻蝕工藝在隔離區(qū)刻蝕出深度較淺的（0.3~0.6um)溝槽,再用CVD方法進行氧化物的填充，隨之用CMP方法除去多余的氧化層，達到在硅片上選擇性保留厚氧化層的目的。Si3N4SiO2淀積保護層+緩沖層光刻/刻蝕隔離區(qū)刻蝕溝槽CVD淀積氧化層CMP去除Si3N4和多余SiO2保護層Shallowtrenchisolation工藝雙極集成電路中的隔離制作方法一般P型襯底上形成n+埋層（做埋層是為了減小集電區(qū)電阻）和n型外延層，在外延層上淀積SiO2并進行光刻和刻蝕，去除光刻膠露出隔離區(qū)上的Si,進行P擴散，形成PN結(jié)。工藝關(guān)鍵為了提高PN結(jié)的擊穿電壓,降低收集區(qū)-襯底結(jié)的結(jié)電容,P型隔離區(qū)不能和n+埋層接觸，必須考慮埋層和隔離區(qū)的最小間距。最小間距要考慮工藝的套刻誤差,及埋層和擴散區(qū)的橫向擴散距離。優(yōu)點工藝簡單一、PN結(jié)隔離雙極集成電路中的隔離存在問題隔離區(qū)較寬,有效面積減少,集成度下降。P型隔離區(qū)推進較深，橫向擴散顯著，通常P型隔離區(qū)的寬度為n層深度的兩倍。隔離擴散引入了大的收集區(qū)-襯底和收集區(qū)-基區(qū)電容，不利于集成電路速度的提高。雙極集成電路中的隔離二、介質(zhì)隔離雙極集成電路中的隔離三、深槽隔離步驟:1、在器件之間刻出深度大于3um的溝槽2、采用二氧化硅或多晶硅回填3、CMP使之平坦化優(yōu)點:1、減少器件面積和發(fā)射極-襯底間的寄生電容2、增大雙極晶體管收集極之間的擊穿電壓。缺點:工藝復(fù)雜,成本高CMOS集成電路工藝的發(fā)展1963年CMOS晶體管,優(yōu)點是反相器工作時幾乎沒有靜電功耗；1966年摻雜多晶硅替代鋁柵電極的MOSFET；1969年離子注入,提高了溝道和源漏區(qū)域摻雜的控制能力；1971年Intel采用5umAl柵nMOS技術(shù)制成微處理器一、20世紀70年代和80年代初，nMOS技術(shù)成為主流技術(shù)CMOS集成電路工藝的發(fā)展1979年出現(xiàn)硅化物柵技術(shù)；1980年出現(xiàn)了帶側(cè)墻的漏端輕摻雜結(jié)構(gòu)，降低熱載流子效應(yīng)；1982年出現(xiàn)了自對準硅化物技術(shù)，降低源漏接觸區(qū)的接觸電阻；同時還出現(xiàn)了淺槽隔離；1983年出現(xiàn)了氮化SiO2柵介質(zhì)材料，改善可靠性；1985年暈環(huán)技術(shù)、雙摻雜多晶硅柵CMOS結(jié)構(gòu)；1987年IBM0.1umMOSFET,標志超深亞微米MOS技術(shù)基本成熟。二、20世紀80年代后期CMOS集成電路工藝成為主流CMOS集成電路工藝的發(fā)展1987年Intel在386CPU中引入1.2umCMOS技術(shù)，至此CMOS技術(shù)占據(jù)統(tǒng)治地位。20世紀90年代：化學機械拋光、大馬士革鑲嵌工藝和銅互連技術(shù)。CMOS集成電路的發(fā)展遵循摩爾定律：每18個月集成度增加1倍，其間特征尺寸縮小21/2倍，性能價格比增加1倍。2002年已經(jīng)發(fā)展到0.18μm階段，0.13μm技術(shù)已經(jīng)成熟。一系列新型的非傳統(tǒng)CMOS器件的研制成為熱點。相繼出現(xiàn)了部分耗盡、全耗盡和超薄體的SOICMOS器件、雙柵器件、FinFET等多種新型的器件結(jié)構(gòu)。三、CMOS集成電路工藝的發(fā)展趨勢定義：在硅襯底上形成的、摻雜類型與硅襯底相反的區(qū)域，使得在同一襯底上可以做N溝道和P溝道的MOSFET。形成：離子注入或擴散類型：n阱、p阱、雙阱偏置：p型襯底接低電壓；n型襯底接高電壓，阱區(qū)也需接相應(yīng)的偏置，使pn始終處于反向偏置。特點：阱區(qū)內(nèi)的器件溝道摻雜濃度高，體效應(yīng)強，溝道遷移率下降，輸出電導下降、結(jié)電容增加。p阱工藝易實現(xiàn)兩種場效應(yīng)晶體關(guān)鍵的性能匹配，適用于制備靜態(tài)邏輯電路N阱工藝易于獲得高性能的nMOS器件(做在低摻雜的襯底上），常用于微處理器、DRAM等的設(shè)計

CMOS工藝中的基本模塊及對器件性能的影響一、COMSIC中的阱N阱、P阱和雙阱示意圖在邏輯電路中，希望CMOSIC中的n溝和p溝器件具有數(shù)值上相同的閾值電壓，同時為了獲得最大的驅(qū)動能力，閾值電壓應(yīng)盡可能小。多晶硅柵電極摻雜類型對于MOSFET的閾值電壓控制及器件性能有重要的影響。采用n+多晶硅作為柵電極由于功函數(shù)的非對稱性,nMOS的閾值電壓易調(diào)整，但pMOS的閾值電壓難以調(diào)整，會引起pMOS器件性能的退化。采用p+多晶硅作為柵電極由于功函數(shù)的非對稱性,pMOS的閾值電壓易調(diào)整，但nMOS的閾值電壓難以調(diào)整，必須采用補償?shù)姆椒?。CMOS工藝中的基本模塊及對器件性能的影響二、COMS集成電路中的柵電極理想的方法采用雙摻雜多晶硅柵工藝。在同一芯片上分別使用n+和p+多晶硅柵電極，即nMOS采用n+多晶硅柵電極，pMOS采用p+多晶硅柵電極。這樣可以使nMOS與pMOS在閾值電壓、溝道長度、溝道摻雜等多方面對稱。但p+多晶硅中的B易擴散進入pMOS的溝道，影響器件的閾值電壓和穩(wěn)定性。雜質(zhì)互擴散會引起雜質(zhì)的補償甚至反轉(zhuǎn)，影響器件的性能。CMOS工藝中的基本模塊及對器件性能的影響離子注入，提高了雜質(zhì)擴散濃度的可控性。CMOS工藝中的基本模塊及對器件性能的影響三、COMS集成電路中的源漏結(jié)構(gòu)輕摻雜源漏結(jié)構(gòu)（LDD),降低漏區(qū)附近強電場引起的熱電子效應(yīng)，提供器件的可靠性。源漏擴展結(jié)構(gòu)，獲得超淺擴展區(qū)形成淺結(jié),抑制短溝效應(yīng)，并提高器件間的隔離能力。雜質(zhì)分布截面為暈環(huán)和袋狀結(jié)構(gòu)，降低短溝效應(yīng),源漏擴展區(qū)的橫擴,降低源漏串聯(lián)電阻。源漏結(jié)構(gòu)的發(fā)展主要集中在加工工藝上，從最初的雜質(zhì)擴散，發(fā)展到以下各種改進：自對準技術(shù)CMOS工藝中的基本模塊及對器件性能的影響四、自對準結(jié)構(gòu)和接觸自對準技術(shù)是利用單一掩模版在硅片上形成多層自對準結(jié)構(gòu)的技術(shù)?？梢院喕に嚕鄩K掩模版之間的對準容差。最常見的是多晶硅柵自對準進行漏源雜質(zhì)注入，同時完成多晶硅柵的雜質(zhì)注入。接觸在集成電路工藝中，要求形成良好的歐姆接觸，以減小串聯(lián)電阻。目前通常采用硅化物形成良好的接觸。硅化物通常是指硅與難熔金屬形成的化合物。雙極集成電路的工藝集成雙極集成電路工藝的發(fā)展雙極晶體管是最早發(fā)明的具有放大功能的半導體器件，一直在高速、模擬電路和功率電路占主導地位。但因功耗大，其縱向尺寸無法跟隨橫向尺寸成比例縮小而被CMOS工藝排擠。先進工藝的開發(fā)以及對高速大電流增益的要求使得雙極工藝再次被重視，目前雙極工藝的發(fā)展是盡可能和CMOS工藝兼容?；竟に嚳煞譃閮深愋枰谄骷g制備電隔離區(qū)器件之間自然隔離的雙極集成電路工藝標準埋層雙極集成電路工藝流程示意圖共需6塊掩膜板其它先進的雙極集成電路工藝一、深槽隔離

深槽隔離是在器件之間刻出深度大于3μm的溝槽，隨后采用二氧化硅或多晶硅回填，并采用CMP使之平坦化。深槽隔離可減小器件面積和寄生電容，能顯著提高雙極集成電路的集成度和速度。但工藝復(fù)雜，成本高。二、多晶硅發(fā)射極

在發(fā)射區(qū)上直接淀積一層多晶硅，并對多晶硅進行摻雜和退火，使雜質(zhì)擴散到單晶硅形成發(fā)射區(qū)，并把這層多晶硅留下作為發(fā)射區(qū)的接觸。此結(jié)構(gòu)改善電流增益和縮小器件的縱向尺寸，獲得淺的發(fā)射極。

采用自對準技術(shù)，不存在套刻問題，采用雙層多晶硅，有效減小器件內(nèi)部電極接觸間的距離。三、自對準發(fā)射極和基區(qū)接觸雙層多晶硅自對準發(fā)射極

和基區(qū)接觸工藝的過程淀積多晶硅，并進行發(fā)射區(qū)的n型重摻雜，通過快速熱退火，利用多晶硅外推形成發(fā)射區(qū)。從而實現(xiàn)自對準的發(fā)射區(qū)和基區(qū)。多晶硅外推形成P+區(qū)干法刻蝕SiO2形成側(cè)墻，并進行基區(qū)硼注入以CMOS工藝為基礎(chǔ)的BiCMOS工藝將雙極晶體管和COMS器件集成在同一襯底上，取長補短,集中了雙極晶體管和COMS器件的優(yōu)點，但BiCMOS工藝不是簡單機械地將兩種工藝加在一起。雙極型工藝優(yōu)點:高速、驅(qū)動力強,適合高精度模擬電路。缺點:功耗和集成度方面難以滿足系統(tǒng)集成。CMOS工藝優(yōu)點:高集成度，功耗小；缺點:速度低,驅(qū)動能力差。