第4章 主存儲器

1第4章主存儲器存儲器概述存儲器：存放計算機程序和數(shù)據(jù)的部件（主存儲器、輔助存儲器、高速緩沖存儲器）3存儲器(內(nèi)存、外存、緩存)的作用

計算機真正工作的場所是主存（內(nèi)存），所有驅(qū)動程序、操作系統(tǒng)、工作數(shù)據(jù)、成品/半成品應(yīng)用程序必須加載到主存中才能由CPU讀取。

高速緩存（Cache）的速度比主存儲器快，作為CPU與內(nèi)存的緩沖區(qū)，主要起到平衡CPU與主存這間的速度的作用，有效解決了CPU速度與主存速度的不匹配問題。

輔助存儲器（如硬盤、軟盤）也稱為外存，用來存放暫時不參加運行的程序和數(shù)據(jù)，以及永久存儲信息。輔助存儲器的容量很大，但存取速度慢，并且不能為CPU直接訪問，必須先將其中信息調(diào)入主存后，才能為CPU所訪問。4存儲系統(tǒng)的層次結(jié)構(gòu)CPUCACHE主存（內(nèi)存）輔存（外存）根據(jù)各種存儲器的存儲容量、存取速度和價格比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來，使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲器中。5

(1)正在運行的程序和數(shù)據(jù)存放于存儲器中。CPU直接從存儲器取指令或存取數(shù)據(jù)。 (2)采用DMA技術(shù)或輸入輸出通道技術(shù)，在存儲器和輸入輸出系統(tǒng)之間直接傳輸數(shù)據(jù)。

(3)多處理機系統(tǒng)采用共享存儲器來存取和交換數(shù)據(jù)。主存儲器處于全機中心地位61、主存和高速緩存之間的關(guān)系Cache引入為解決cpu和主存之間的速度差距,提高整機的運算速度,在cpu和主存之間插入的由高速電子器件組成的容量不大,但速度很高的存儲器作為緩沖區(qū)。Cache特點存取速度快，容量小，存儲控制和管理由硬件實現(xiàn)Cache工作原理——程序訪問的局部性在較短時間內(nèi)由程序產(chǎn)生的地址往往集中在存儲器邏輯地址空間的很小范圍內(nèi)。（指令分布的連續(xù)性和循環(huán)程序及子程序的多次執(zhí)行）數(shù)據(jù)分布不如指令明顯，但對數(shù)組的訪問及工作單元的選擇可使存儲地址相對集中。72、主存與輔存之間的關(guān)系主存:(半導(dǎo)體)優(yōu)點:速度快缺點:容量受限,單位成本高,斷電丟失信息輔存:(光盤,磁盤)優(yōu)點:容量大,信息長久保存,單位成本低.缺點:存取速度慢CPU正在運行的程序和數(shù)據(jù)存放在主存暫時不用的程序和數(shù)據(jù)存放在輔存輔存只與主存進行數(shù)據(jù)交換84.1主存儲器分類、技術(shù)指標和基本操作1.按存儲器在計算機系統(tǒng)中的作用分類（1）高速緩沖存儲器（Cache）（2）主存儲器（內(nèi)存）（3）輔助存儲器（外存）2.按存取方式分類（1）只讀存儲器

MROM、PROM、EPROM、EEPROM、FLASHROM（U盤、固態(tài)盤、BIOS）（2）讀寫存儲器隨機存取存儲器RAM（RandomAccessMemory）主存、cache 順序存取存儲器SAM（sequentialAccessMemory）磁帶機

直接存取存儲器DAM（DirectAccessMemory）磁盤機3.按存儲介質(zhì)分類（1）磁表面存儲器（磁帶、硬盤）（2）半導(dǎo)體存儲器（主存、Cache、ROM）（3）光存儲器（光盤）4.按信息的可保存性分類（1）易失性存儲器（RAM）（2）非易失性存儲器（ROM）92.主存儲器的主要技術(shù)指標

主存儲器的主要性能指標:主存容量、存儲器存取時間和存儲周期。（1）存儲容量按字節(jié)或按字尋址，容量為多少字節(jié)，單位：KB（210），MB（220），GB（230）；地址線數(shù)決定最大直接尋址空間大?。╪位地址：2n）。

（2）存取時間（存儲器訪問時間或工作周期)（memoryaccesstime）指啟動一次存儲器操作（讀/寫）到完成該操作所經(jīng)歷的時間。

*讀出時間：指從CPU向MEM發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時間。

*寫入時間：指從CPU向MEM發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時間。（3）存儲周期（又稱訪問周期）

CPU連續(xù)啟動兩次獨立的存儲器操作所需間隔的最小時間。 （目前一般存儲器可達幾納秒）

103.主存儲器的基本操作

主存儲器用來暫時存儲CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲器和CPU的連接是由總線支持的，連接形式原理如圖4．1所示。2K字×n位問題：如何完成存儲器的讀操作和寫操作？

CPU與主存之間采取異步工作方式，以ready信號表示一次訪存操作的結(jié)束。11讀（取）操作：從CPU送來的地址所指定的存

儲單元中取出信息，再送給CPU。（1）地址->AR->AB

CPU將地址信號送至地址總線（2）Read

CPU發(fā)讀命令（3）WaitforMFC等待存儲器工作完成信號(ready)（4）(AR)->DB->DR讀出信息經(jīng)數(shù)據(jù)總線送至CPU寫（存）操作：將要寫入的信息存入CPU所指定的存儲單元中。（1）地址->AR->AB

CPU將地址信號送至地址總線（2）數(shù)據(jù)->DR->DBCPU將要寫入的數(shù)據(jù)送到數(shù)據(jù)總線（3）WriteCPU發(fā)寫信號（4）WaitforMFC等待存儲器工作完成信號(ready)12主存儲器的基本結(jié)構(gòu)存儲體地址譯碼驅(qū)動I/O和讀寫電路地址線數(shù)據(jù)線讀/寫控制線

存儲體是存儲器的核心，是存儲單元的集合體，而存儲單元又是由若干個記憶單元組成的。

地址譯碼驅(qū)動電路包含譯碼器和驅(qū)動器兩部分組成。譯碼器將地址總線輸入的地址碼轉(zhuǎn)換成與之對應(yīng)的譯碼輸出線上的有效電平，以表示選中了某一存儲單元，然后由驅(qū)動器提供驅(qū)動電流去驅(qū)動相應(yīng)的讀/寫電路，完成對被選中存儲單元的讀/寫操作。

I/O和讀/寫電路包括讀出放大器、寫入電路和讀/寫控制電路，用以完成被選中存儲單元中各位的讀出和寫入操作。

存儲器的讀/寫操作是在控制器的控制下進行的。半導(dǎo)體存儲芯片中的控制電路，必須在接收到來自控制器的讀/寫命令或?qū)懺试S信號后，才能實現(xiàn)正確的讀/寫操作。134.2讀/寫存儲器工藝雙極型MOS型TTL型ECL型速度很快、功耗大、容量小電路結(jié)構(gòu)PMOSNMOS功耗小、容量大（靜態(tài)MOS除外）工作方式靜態(tài)MOS動態(tài)MOSECL:發(fā)射集耦合邏輯電路的簡稱CMOS14存儲信息原理動態(tài)存儲器DRAM（動態(tài)MOS型）

依靠電容存儲電荷的原理存儲信息。功耗較小,容量大,速度較快,作主存。靜態(tài)存儲器SRAM（雙極型、靜態(tài)MOS型）

依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機制存儲信息。功耗較大,速度快,作Cache。SRAM：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會丟失的，因為其不需要進行動態(tài)刷新，故稱為“靜態(tài)”(Static)存儲器。DRAM：利用MOS電容存儲電荷來保存信息，使用時需要給電容充電才能使信息保持，即要定期刷新（Dynamic）。RAM的分類151）存儲單元和存儲器六管靜態(tài)基本存儲電路（P71圖4.2）(1)為什么說六管靜態(tài)基本存儲電路是利用雙穩(wěn)態(tài)觸發(fā)器來保存信息？(2)如何寫“0”？如何寫“1”？(3)T5、T6管的作用是什么？1、SRAM（StaticRAM）16T1~T6:構(gòu)成一個記憶單元的主體，能存儲一位二進制信息。其中：T1～T4－構(gòu)成基本RS觸發(fā)器用來存儲一位二進制信息。T5、T6：構(gòu)成讀寫控制門，用來傳送讀寫信號。電路中有一條字線，用來選擇這個記憶單元；有兩條位線，用來傳送讀寫信號。A＝1，B＝0：T1止，T2通，記憶單元存儲“0”A＝0，B＝1：T1通，T2止，記憶單元存儲“1”字線＝“0”，記憶單元未被選中，T5、T6止，F(xiàn)/F與位線斷開，原存信息不會丟失，稱保持狀態(tài)。字線＝“1”，記憶單元被選中，T5、T6通，可進行讀、寫操作。17因為T5、T6通＝＞則A、B點與位線1、位線2相連。若記憶單元為“1”＝＞A＝0，B＝1。＝＞T1通，T2止，則位線1產(chǎn)生負脈沖。若記憶單元為“0”＝＞A＝1，B＝0

＝＞T1止，T2通，則位線2產(chǎn)生負脈沖。這樣根據(jù)兩條位線上哪一條產(chǎn)生負脈沖判斷讀出1還是0?！x操作※字線＝“1”，記憶單元被選中，T5、T6通，可進行讀、寫操作。18※寫操作※若要寫入“1”，則使位線1輸入“0”，位線2輸入“1”，它們分別通過T5、T6管迫使T1通、T2止＝＞A＝0，B＝1，使記憶單元內(nèi)容變成“1”，完成寫“1”操作；若要寫入“0”，則使位線1輸入“1”，位線2輸入“0”，它們分別通過T5、T6管迫使T1止、T2通＝＞A＝1，B＝0，使記憶單元內(nèi)容變成“0”，完成寫“0”操作；

在該記憶單元未被選中或讀出時，電路處于雙穩(wěn)態(tài)，F(xiàn)/F工作狀態(tài)由電源VDD不斷給T1、T2供電，以保持信息，但是只要電源被切斷，原存信息便會丟失，這就是半導(dǎo)體存儲器的易失性。1916X1位靜態(tài)存儲器結(jié)構(gòu)圖（排列成4*4矩陣）T1~T6:存儲單元（1bit，由一個記憶單元構(gòu)成）A0~A1:行地址，經(jīng)X譯碼器產(chǎn)生4個譯碼信號來選擇4行。A2~A3:列地址，經(jīng)Y譯碼器產(chǎn)生4個譯碼信號來選擇4列Y譯碼信號選擇T7、T8與X譯碼選擇的T5、T6一同連通位線1、220

當(dāng)一個存儲單元被選中，它的字線使該存儲單元的T5、T6管導(dǎo)通。列線把該存儲單元的T7、T8管導(dǎo)通。若，執(zhí)行寫操作，寫入數(shù)據(jù)DIN，經(jīng)T5、T6、T7、T8，寫入F/F。若，執(zhí)行讀操作，F(xiàn)/F的狀態(tài)經(jīng)T5、T6、T7、T8和位線1、位線2，送入讀出放大器，得到讀出數(shù)據(jù)信號Dout.存儲器的讀寫2164*64的存儲矩陣（存儲體），1K*4（1k個存儲單元各由四個記憶單元組成）1k=210位地址,需要10根地址線。A3~A8:行地址譯碼器，共26=64位A0~A2及A9:列地址譯碼器，24=16位I/O：4bit（數(shù)據(jù)輸入輸出）SRAM2114控制端：

222）讀/寫時序※讀時序※

CPU通過AB把要讀取的存儲單元地址傳送到相應(yīng)的芯片讀取地址引腳(Adr，如2114的A0-A9)激活片選信號CS’(CS’＝0），并發(fā)出讀取命令（WE’＝1），經(jīng)過一段時間，從芯片數(shù)據(jù)端（I/O）輸出有效數(shù)據(jù)。讀出數(shù)據(jù)經(jīng)DB送至目的地后，片選CS’和讀命令WE’撤消。讀周期結(jié)束。23

根據(jù)地址和片選信號建立時間的先后不同，有兩種讀數(shù)時間。若片選信號先建立，其輸入輸出波形如圖4.4(a)所示；若地址先建立，其輸入輸出波形如圖4.4(b)所示。圖4.4靜態(tài)存儲器芯片讀數(shù)時序24

CPU通過AB確定要寫入信息的位置，并把要寫入的數(shù)據(jù)傳輸?shù)紻B。激活片選信號CS’（CS’=0），并發(fā)出寫取命令（WE’＝0），將已傳輸過來的數(shù)據(jù)寫入相應(yīng)的地址單元。片選和寫命令撤消。寫周期結(jié)束?！鶎憰r序※圖4.5靜態(tài)存儲器寫時序251）存儲單元和存儲器原理

數(shù)據(jù)線預(yù)充電至“1”，字線來“1”，T導(dǎo)通。原有“1”CS上充有電荷T管在位線上產(chǎn)生讀電流完成讀“1”操作。原存“0”CS無電荷T管在位線上不產(chǎn)生讀電流完成讀“0”操作。

讀完成后，CS上的電荷被泄放完，因此是破壞性讀出，必須采用重寫再生措施。

Cs不能做得太大，一般比位線上寄生電容Cd還要小，讀出時，T導(dǎo)通，電荷在Cs與Cd間分配，會使讀出電流信息減少。用單管作為存儲器，讀出放大器的靈敏度應(yīng)具有較高的靈敏度，因為信息保持保存在很小的Cs上，也只能保持2ms,必須定時刷新。2、DRAM工作原理圖4.6單管存儲單元線路圖※讀數(shù)據(jù)※26字線來“1”，T導(dǎo)通，電路被選中。寫“1”：若CS上無電荷數(shù)據(jù)線為低電平，準備寫“1”則VDD要對Cs充電Cs上存儲一定電荷“1”已寫入寫“0”：若CS存有電荷數(shù)據(jù)線為高電平，準備寫“0”則Cs通過T放電使Cs上無電荷“0”寫入優(yōu)點：線路簡單，單元占用面積小，速度快。缺點：讀出是破壞性的，要重寫，另外要有較高靈敏度的放大器?！鶎憯?shù)據(jù)※如果寫入的數(shù)據(jù)與Cs中原存儲信息相同，則Cs中原存儲有無電荷的情形不會發(fā)生變化。27⑴16K個基本存儲電路如何排列？⑵A0～A6引腳的功能是什么？DRAM存儲器框圖⑶RAS、CAS、WE信號的作用及時序如何？282）再生

DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實現(xiàn)信息存儲的。

但是由于電容漏電阻的存在，隨著時間的增加，其電荷會逐漸漏掉，從而使存儲的信息丟失。

為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進行充電，以恢復(fù)原來的電荷。把這一充電過程稱為再生，或稱為刷新。

對于DRAM，再生一般應(yīng)在小于或等于2ms的時間內(nèi)進行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此它不需要再生。29

DRAM采用“讀出”方式進行再生，利用單元數(shù)據(jù)線上的讀出放大器來實現(xiàn)。

讀出放大器在讀出存儲單元的信息并進行放大的同時，將所讀出的信息重新寫入該存儲單元，從而完成存儲器的再生（刷新）。

由于DRAM每列都有自己的讀出放大器，只要依次改變行地址輪流進行讀放再生即可。這種方式稱行地址再生方式。303）時序圖

DRAM有以下幾種工作方式：讀工作方式、寫工作方式、頁面工作方式等方式。

下面介紹這幾種工作方式的時序圖，在介紹時序圖前，先介紹RAS，CAS與地址Adr的相互關(guān)系(圖4.8)。31圖4.8動態(tài)存儲器RAS、CAS與Adr的相互關(guān)系

RAS到CAS的延遲時間為：tRCDt1、t2：地址建立時間t3、t4：地址保持時間32圖4.9動態(tài)存儲器讀工作方式時序圖（1）讀工作方式(WE=1)tCRD

：讀工作周期（tRAS

+tRP）tRCD

：RAS到CAS的延遲時間CL：CASLatency寫命令（或CAS有效）到開始輸出數(shù)據(jù)的延遲時間讀時序：行預(yù)充電tRP行地址選通（激活）行列轉(zhuǎn)換tRCD列地址選通延遲CL數(shù)據(jù)輸出行、列選通撤銷

（tRAS結(jié)束）tRAS：ActivetoPrecharge的時間，完成讀寫。tRP：RowPrechargeTiming，另一行能被激活之前，RAS需要的充電時間內(nèi)存速度指標：存取時間（CL+內(nèi)存讀寫時間，見P78的例子）

存儲周期（tRP）內(nèi)存時序參數(shù)：6-6-6-18（CL-tRCD-tRP-tRAS）CL是內(nèi)存讀寫最鄰近的時間延遲，較重要，常作為內(nèi)存時序的代表34（2）寫工作方式(WE=0)圖4.10動態(tài)存儲器寫工作方式時序圖tCWR

（

tCRD）：寫工作周期tRAS

+tRP寫時序：行預(yù)充電（tRP）行地址選通行列轉(zhuǎn)換延遲列地址、數(shù)據(jù)有效（之前寫命令到來）寫入數(shù)據(jù)（CAS與WE共同產(chǎn)生寫時鐘鎖存DIN）WE、列選通、行選通撤銷（tRAS）35

頁面工作方式是地址分批輸入的動態(tài)存儲器特有的工作方式。圖4.11動態(tài)存儲器頁面讀方式時序圖（3）頁面工作方式363.DRAM的發(fā)展

與CPU采用統(tǒng)一同步時鐘（讀寫時間預(yù)知，無需握手等待）；采用成組數(shù)據(jù)傳送模式（突發(fā)模式，Burst）。一般是同一行的相鄰列，地址建立時間和行充電時間只需一次。3.3V電源電壓4.12同步動態(tài)隨機存儲器(SDRAM)1）同步DRAM

SynchronousDRAM，SDRAM

首先是地址信號（Add）和時鐘(CLK)同步，地址信號經(jīng)過譯碼選取內(nèi)存陣列中相應(yīng)的單元，該單元中選中的數(shù)據(jù)通過內(nèi)部數(shù)據(jù)總線輸出到信號放大電路。全部操作都和時鐘同步，好象一條連續(xù)的管線。 SDRAM的管線架構(gòu)2）DDR(DoubleDataRateSDRAM)時鐘的上升/下降延同時進行數(shù)據(jù)傳輸（2倍于SDR的系統(tǒng)工作頻率）2bit數(shù)據(jù)讀預(yù)取2.5V電源電壓3）DDR2

4bit數(shù)據(jù)讀預(yù)?。―DR2內(nèi)存每個時鐘能夠以4倍系統(tǒng)工作頻率的速度讀/寫數(shù)據(jù)）

1.8V電源電壓4）DDR3

8bit預(yù)取設(shè)計（內(nèi)部8個Bank），內(nèi)核頻率為系統(tǒng)頻率的1/8，工作電壓從1.8V降至1.5V主要技術(shù)：同步（Synchronous）：內(nèi)存控制器能夠準確掌握所要求的數(shù)據(jù)所需的時鐘周期，因此中央處理器不需要握手信號延后下一次的數(shù)據(jù)存取，直接與中央處理器的計時同步。突發(fā)模式（Burst）：如選定行，成組讀寫若干相鄰列，地址建立時間和行充電時間只需一次。成組數(shù)據(jù)傳送方式，往往通過主存的多體結(jié)構(gòu)（存儲器有多個存儲體）、存儲器的頁面工作方式等措施來實現(xiàn)。數(shù)據(jù)預(yù)讀?。≒refetch）：預(yù)先同時存取幾個bank的數(shù)據(jù)，使內(nèi)部數(shù)據(jù)總線的帶寬提高數(shù)倍。

1bit→2bit→4bit→8bit核心電壓：3.3v→2.5v→1.8v→1.5vSDRAM家族：SDR→DDR→DDR2→DDR341DDR3參數(shù)工作頻率：（內(nèi)核頻率）1333/8=166MHz（系統(tǒng)頻率）傳輸速率：1333×64b÷8=10600MB/s插槽類型：DIMM(Dual-Inline-Memory-Modules)\SIMM封裝方式：FBGA(Fine-PitchBallGridArray)其他有DIP\PGA\BGA等CL延遲：CL-tRCD-tRP-tRAS

（時鐘周期數(shù)）內(nèi)存校驗：ErrorCheckingandCorrecting（如海明校驗）5）RDRAM

RambusDRAM。美國的RAMBUS公司開發(fā)的一種內(nèi)存，專用總線數(shù)據(jù)傳輸，較高頻帶寬度

6）IRAM 整個DRAM系統(tǒng)集成在一個芯片內(nèi)，包括存儲陣列、刷新邏輯、裁決邏輯、地址分時、控制邏輯及時序等，片內(nèi)還附加有測試電路42434.DRAM與SRAM的比較

DRAM的優(yōu)點(1)每片存儲容量較大；引腳數(shù)少。(2)價格比較便宜。(3)所需功率大約只有SRAM的1/6。

DRAM作為計算機主存儲器的主要元件得到了廣泛的應(yīng)用.

DRAM的缺點(1)速度比SRAM要低。(2)DRAM需要再生，這不僅浪費了寶貴的時間，還需要有配套的再生電路，它也要用去一部分功率。

SRAM一般用作容量不大的高速存儲器。（1）掩膜只讀存儲器MROM（Maskread-onlymemory）：出廠寫入，不能修改。（2）可編程序只讀存儲器PROM（ProgrammableROM）:一次寫入，不能修改。（3）可擦除可編程序只讀存儲器EPROM（ErasablePROM）：可用紫外線擦除，擦除后可再次寫入。（4）可用電擦除的可編程序只讀存儲器E2PROM（ElectricallyEPROM）：可用電改寫。一次只擦除一個字節(jié)（5）閃存（Flashmemory）：必須按塊(Block)擦除，速度優(yōu)于E2PROM。

4.3非易失性半導(dǎo)體存儲器451.只讀存儲器(ROM)

掩模式ROM由芯片制造商在制造時寫入內(nèi)容，以后只能讀而不能再寫入。其基本存儲原理是以元件的“有/無”來表示該存儲單元的信息(1或0)，可以用熔絲二極管或晶體管作為元件。46半導(dǎo)體只讀存儲器（非易失性）行譯碼器A0A1列譯碼器A2A3片選數(shù)據(jù)472、可編程序的只讀存儲器PROM行線X列線YVCCTXY熔絲

熔絲式PROM出廠時，其熔絲是全部接通的。用戶根據(jù)需要斷開某些單元的熔絲（寫入）。

一次性寫入48其基本存儲單元由一個管子組成，但與其他電路相比管內(nèi)多增加了一個浮置柵，以浮置柵是否帶電荷表示0或1。在Vpp(12V)高電壓作用下,電子穿過絕緣層，被浮置柵吸附，形成漏源極之間的導(dǎo)電溝道。斷電后導(dǎo)電溝道仍存在（由于絕緣，電荷仍保留在浮置柵上）圖4.15EPROM存儲單元和編程電壓3、可擦可編程序的只讀存儲器（EPROM）

在紫外光的照射下，浮置柵上的電荷泄露，使源漏極導(dǎo)通（0）變?yōu)榻刂梗?）。改寫次數(shù)不受限制49 E2PROM的編程序原理與EPROM相同，但擦除原理不同，重復(fù)改寫的次數(shù)有限制(因氧化層被磨損)，一般為10萬次。

其讀寫操作可按每個位或每個字節(jié)進行，類似于SRAM；但每字節(jié)的寫入周期要幾毫秒，速度較慢。 E2PROM每個存儲單元采用兩個晶體管。其柵極氧化層比EPROM薄，因此具有電擦除功能。4.可電擦可編程序只讀存儲器(E2PROM)50 FlashMemory是在EPROM與E2PROM基礎(chǔ)上發(fā)展起來的，它與EPROM一樣，用單管來存儲一位信息，它與E2PROM相同之處是用電來擦除。但是它只能擦除整個區(qū)或整個器件，下圖是擦除原理圖。5.快擦除讀寫存儲器(FlashMemory)

源極加Vpp高電壓，把浮置柵的負荷吸引到源極，從而擦除0。由于利用源極加正電壓擦除，因此各單元的源極聯(lián)在一起，不能按字節(jié)擦除，而是全片或分塊擦除。51幾種存儲器的主要應(yīng)用存儲器應(yīng)用SRAMcacheDRAM計算機主存儲器（內(nèi)存）ROM主板固定程序，微程序控制存儲器PROM用戶自編程序。用于工業(yè)控制機或電器中EPROM用戶編寫并可修改程序或產(chǎn)品試制階段試編程序E2PROMIC卡上存儲信息（按字節(jié)擦除）FlashMemoryBIOS，固態(tài)盤，TF卡，SD卡，U盤524.4存儲器的組成與控制

主存儲器：計算機中存放當(dāng)前正在執(zhí)行的程序和其使用數(shù)據(jù)的存儲器。存儲器的地址：對存儲單元進行順序編號。地址空間：地址長度所限定能訪問的存儲單元數(shù)目。53

常用的半導(dǎo)體存儲器芯片有多字一位片和多字多位(4位、8位)片，如16M位容量的芯片可以有16Ml位和4M4位等種類。1．存儲器容量擴展1)位擴展

概念:位擴展指的是用多個存儲器器件對字長進行擴充。

方法:位擴展的連接方式是將多片存儲器的地址、片選CS、讀寫控制端R／W相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出。54例:16K4位芯片組成16K8位的存儲器圖4.15位擴展連接方式552)字擴展

概念:字擴展指的是增加存儲器中字的數(shù)量。方法:

靜態(tài)存儲器進行字擴展時，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應(yīng)并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。

動態(tài)存儲器一般不設(shè)置CS端，但可用RAS端來擴展字數(shù)。只有當(dāng)RAS由“1”變“0”時，才會激發(fā)出行時鐘，存儲器才會工作。56例:4個16K8位靜態(tài)芯片組成64K8位存儲器。圖4.16字擴展連接方式573)字位擴展

實際存儲器往往需要字向和位向同時擴充。一個存儲器的容量為MN位，若使用LK位存儲器芯片，那么，這個存儲器共需要個存儲器芯片。58例:畫出由Intel2114(1K4位)芯片組成容量為4K8位的主存儲器的邏輯框圖。說明地址總線和數(shù)據(jù)總線的位數(shù)，該存儲器與8位字長的CPU的連接關(guān)系。解：此題所用芯片是同種芯片。（1）片數(shù)=存儲器總?cè)萘浚ㄎ唬?芯片容量（位）=4K*8/（1K*4）=8（片）(2）CPU總線（由存儲器容量決定）地址線位數(shù)=log2(字數(shù))=log2(4K)=12(位)數(shù)據(jù)線位數(shù)=字長=8（位）59（3）芯片總線（由芯片容量決定）地址線=log2(1K)=10(位)數(shù)據(jù)線=4（位）（4）分組（組內(nèi)并行工作，CS連在一起，組間串行工作，CS分別連接譯碼器的輸出）組內(nèi)芯片數(shù)=存儲器字長/芯片字長=8/4=2（片）組數(shù)=芯片總數(shù)/組內(nèi)片數(shù)=8/2=4（組）（5）地址分配與片選邏輯6064KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址尋址：4KB

A15…A12A11A10A9……A0A11…A0000……0任意值

001……1011……1101……1010……0100……0110……0111……1片選

芯片地址

低位地址分配給芯片，高位地址形成片選邏輯。

芯片芯片地址片選信號片選邏輯1K1K1K1KA9…A0A9…A0A9…A0A9…A0CS0CS1CS2CS3A11A10A11A10A11A10A11A1061(6)連接方式:擴展位數(shù),擴展單元數(shù),連接控制線621.計算容量和芯片數(shù)ROM區(qū)：2KBRAM區(qū)：3KB共3片存儲空間分配：先安排大容量芯片（放地址低端），再安排小容量芯片。便于擬定片選邏輯。例2.某半導(dǎo)體存儲器，按字節(jié)編址。其中：0000H～07FFH為ROM區(qū)、選用EPROM芯片（2KB/片）；0800H～13FFH為RAM區(qū)、選用RAM芯片（2KB/片和1KB/片）地址總線A15～A0（低）。給出地址分配和片選邏輯。63A15A14A13A12A11A10A9…A0X

X

X000……0X

X

X001……1

X

X

X011……1

X

X

X1001…1

X

X

X010……0

X

X

X1000…0低位地址分配給芯片，高位地址形成片選邏輯。

芯片芯片地址片選信號片選邏輯2K2K1KA10～

A0A10～

A0A9～

A0CS0CS1CS2A12A11A12A11A12A115KB需13位地址：ROMA12～A0RAMA10A15A14A13未使用642．存儲控制

在存儲器中，往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路和地址選通、刷新邏輯，以及讀／寫控制邏輯等。在大容量存儲器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。（行地址+列地址）

動態(tài)存儲器依靠電容電荷存儲信息。平時無電源供電，時間一長電容電荷會泄放，需定期向電容補充電荷，以保持信息不變。上一次對整個存儲器刷新結(jié)束下一次對整個存儲器全部刷新一遍為止，這一段時間間隔稱作再生周期，又叫刷新周期，一般為2ms。651)集中刷新：在一個刷新周期內(nèi)，利用一段固定的時間，依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。刷新邏輯死區(qū)用在實時要求不高的場合。R/W刷新R/W刷新2ms50ns66例如：一個存儲器有1024行，系統(tǒng)工作周期為2OOns。RAM刷新周期為2ms。這樣，在每個刷新周期內(nèi)共有10000個工作周期，其中用于再生的為1024個工作周期，用于讀和寫的為8976個工作周期。

集中刷新的缺點是在刷新期間不能訪問存儲器，有時會影響計算機系統(tǒng)的正確工作。672ms2)分布式刷新分布式刷新用在大多數(shù)計算機中。把刷新操作分散到刷新周期（2ms）內(nèi)，每隔一段時間刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新請求，刷新一行；2毫秒內(nèi)刷新完所有行。68

動態(tài)MOS存儲器的刷新需要有硬件電路的支持，包括刷新計數(shù)器、刷新訪存裁決、刷新控制邏輯等。這些線路可以集中在RAM存儲控制器芯片中。

例如Intel8203DRAM控制器是為了控制2117、2118和2164DRAM芯片而設(shè)計的。

2ll7、2118是16K*l位的DRAM芯片，2164是64K*l位的DRAM芯片。

圖4．17是Intel8203邏輯框圖。內(nèi)存控制器69圖4.17Intel8203RAM控制器簡化圖地址處理部分時序處理部分703．存儲校驗線路

計算機在運行過程中，主存儲器要和CPU、