電工學(xué)第11章組合邏輯電路

電工電子技術(shù)基礎(chǔ)

（第二版）主編李中發(fā)中國(guó)水利水電出版社第11章組合邏輯電路學(xué)習(xí)要點(diǎn)二進(jìn)制、二進(jìn)制與十進(jìn)制的相互轉(zhuǎn)換邏輯代數(shù)的公式與定理、邏輯函數(shù)化簡(jiǎn)邏輯門(mén)電路的邏輯符號(hào)及邏輯功能組合電路的分析方法和設(shè)計(jì)方法典型組合邏輯電路的功能11.1數(shù)字電路概述11.1.1數(shù)字信號(hào)與數(shù)字電路模擬信號(hào)：在時(shí)間上和數(shù)值上連續(xù)的信號(hào)。數(shù)字信號(hào)：在時(shí)間上和數(shù)值上不連續(xù)的（即離散的）信號(hào)。uu模擬信號(hào)波形數(shù)字信號(hào)波形tt對(duì)模擬信號(hào)進(jìn)行傳輸、處理的電子線路稱(chēng)為模擬電路。對(duì)數(shù)字信號(hào)進(jìn)行傳輸、處理的電子線路稱(chēng)為數(shù)字電路。（1）工作信號(hào)是二進(jìn)制的數(shù)字信號(hào)，在時(shí)間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個(gè)邏輯值）。（2）在數(shù)字電路中，研究的主要問(wèn)題是電路的邏輯功能，即輸入信號(hào)的狀態(tài)和輸出信號(hào)的狀態(tài)之間的邏輯關(guān)系。（3）對(duì)組成數(shù)字電路的元器件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀態(tài)即可。數(shù)字電路的特點(diǎn)（1）進(jìn)位制：表示數(shù)時(shí)，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計(jì)數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位規(guī)則稱(chēng)為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱(chēng)進(jìn)位制。11.1.2數(shù)制（2）基數(shù)：進(jìn)位制的基數(shù)，就是在該進(jìn)位制中可能用到的數(shù)碼個(gè)數(shù)。（3）位權(quán)（位的權(quán)數(shù)）：在某一進(jìn)位制的數(shù)中，每一位的大小都對(duì)應(yīng)著該位上的數(shù)碼乘上一個(gè)固定的數(shù)，這個(gè)固定的數(shù)就是這一位的權(quán)數(shù)。權(quán)數(shù)是一個(gè)冪。數(shù)碼為：0～9；基數(shù)是10。運(yùn)算規(guī)律：逢十進(jìn)一，即：9＋1＝10。十進(jìn)制數(shù)的權(quán)展開(kāi)式：(1)、十進(jìn)制５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100稱(chēng)為十進(jìn)制的權(quán)。各數(shù)位的權(quán)是10的冪。同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。＋任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對(duì)應(yīng)的權(quán)的乘積之和，稱(chēng)權(quán)展開(kāi)式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2(2)、二進(jìn)制數(shù)碼為：0、1；基數(shù)是2。運(yùn)算規(guī)律：逢二進(jìn)一，即：1＋1＝10。二進(jìn)制數(shù)的權(quán)展開(kāi)式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10加法規(guī)則：0+0=0，0+1=1，1+0=1，1+1=10乘法規(guī)則：0.0=0，0.1=0，1.0=0，1.1=1運(yùn)算規(guī)則各數(shù)位的權(quán)是２的冪二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，它的每一位都可以用電子元件來(lái)實(shí)現(xiàn)，且運(yùn)算規(guī)則簡(jiǎn)單，相應(yīng)的運(yùn)算電路也容易實(shí)現(xiàn)。數(shù)碼為：0～7；基數(shù)是8。運(yùn)算規(guī)律：逢八進(jìn)一，即：7＋1＝10。八進(jìn)制數(shù)的權(quán)展開(kāi)式：如：(207.04)10＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2＝(135.0625)10(3)、八進(jìn)制(4)、十六進(jìn)制數(shù)碼為：0～9、A～F；基數(shù)是16。運(yùn)算規(guī)律：逢十六進(jìn)一，即：F＋1＝10。十六進(jìn)制數(shù)的權(quán)展開(kāi)式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各數(shù)位的權(quán)是8的冪各數(shù)位的權(quán)是16的冪結(jié)論①一般地，N進(jìn)制需要用到N個(gè)數(shù)碼，基數(shù)是N；運(yùn)算規(guī)律為逢N進(jìn)一。②如果一個(gè)N進(jìn)制數(shù)M包含ｎ位整數(shù)和ｍ位小數(shù)，即(an-1an-2…a1a0·a－1a－2…a－m)2則該數(shù)的權(quán)展開(kāi)式為：(M)2

＝an-1×Nn-1

＋

an-2×Nn-2

＋…＋a1×N1＋

a0

×N0＋a－1×N-1＋a－2×N-2＋…＋a－m×N-m③由權(quán)展開(kāi)式很容易將一個(gè)N進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)。數(shù)制轉(zhuǎn)換（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點(diǎn)開(kāi)始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。將N進(jìn)制數(shù)按權(quán)展開(kāi)，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。(1)、二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。 =011111100.010110(374.26)8(2)、二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換111010100.0110000＝(1D4.6)16=101011110100.01110110(AF4.76)16二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對(duì)應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。(3)、十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)采用的方法—基數(shù)連除、連乘法原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。整數(shù)部分采用基數(shù)連除法，小數(shù)部分采用基數(shù)連乘法。轉(zhuǎn)換后再合并。整數(shù)部分采用基數(shù)連除法，先得到的余數(shù)為低位，后得到的余數(shù)為高位。小數(shù)部分采用基數(shù)連乘法，先得到的整數(shù)為高位，后得到的整數(shù)為低位。所以：(44.375)10＝(101100.011)2采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為任意的N進(jìn)制數(shù)。用一定位數(shù)的二進(jìn)制數(shù)來(lái)表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息稱(chēng)為編碼。用以表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息的一定位數(shù)的二進(jìn)制數(shù)稱(chēng)為代碼。數(shù)字系統(tǒng)只能識(shí)別0和1，怎樣才能表示更多的數(shù)碼、符號(hào)、字母呢？用編碼可以解決此問(wèn)題。二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來(lái)表示十進(jìn)制數(shù)中的0~9十個(gè)數(shù)碼。簡(jiǎn)稱(chēng)BCD碼。

2421碼的權(quán)值依次為2、4、2、1；余3碼由8421碼加0011得到；格雷碼是一種循環(huán)碼，其特點(diǎn)是任何相鄰的兩個(gè)碼字，僅有一位代碼不同，其它位相同。用四位自然二進(jìn)制碼中的前十個(gè)碼字來(lái)表示十進(jìn)制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱(chēng)8421BCD碼。11.1.3編碼11.2門(mén)電路獲得高、低電平的基本方法：利用半導(dǎo)體開(kāi)關(guān)元件的導(dǎo)通、截止（即開(kāi)、關(guān)）兩種工作狀態(tài)。邏輯0和1：電子電路中用高、低電平來(lái)表示。邏輯門(mén)電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡(jiǎn)稱(chēng)門(mén)電路。基本和常用門(mén)電路有與門(mén)、或門(mén)、非門(mén)（反相器）、與非門(mén)、或非門(mén)、與或非門(mén)和異或門(mén)等。11.2.1基本邏輯關(guān)系及其門(mén)電路1、與邏輯和與門(mén)電路當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生，這種因果關(guān)系叫做與邏輯。實(shí)現(xiàn)與邏輯關(guān)系的電路稱(chēng)為與門(mén)。F=AB與門(mén)的邏輯功能可概括為：輸入有0，輸出為0；輸入全1，輸出為1。F=AB邏輯與（邏輯乘）的運(yùn)算規(guī)則為：與門(mén)的輸入端可以有多個(gè)。下圖為一個(gè)三輸入與門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。2、或邏輯和或門(mén)電路在決定某事件的條件中，只要任一條件具備，事件就會(huì)發(fā)生，這種因果關(guān)系叫做或邏輯。實(shí)現(xiàn)或邏輯關(guān)系的電路稱(chēng)為或門(mén)。F=A+B或門(mén)的邏輯功能可概括為：輸入有1，輸出為1；輸入全0，輸出為0。F=A+B邏輯或（邏輯加）的運(yùn)算規(guī)則為：或門(mén)的輸入端也可以有多個(gè)。下圖為一個(gè)三輸入或門(mén)電路的輸入信號(hào)A、B、C和輸出信號(hào)F的波形圖。3、非邏輯和非門(mén)電路決定某事件的條件只有一個(gè)，當(dāng)條件出現(xiàn)時(shí)事件不發(fā)生，而條件不出現(xiàn)時(shí)，事件發(fā)生，這種因果關(guān)系叫做非邏輯。實(shí)現(xiàn)非邏輯關(guān)系的電路稱(chēng)為非門(mén)，也稱(chēng)反相器。輸入A為高電平1(3V)時(shí)，三極管飽和導(dǎo)通，輸出F為低電平0（0V)；輸入A為低電平0(0V)時(shí)，三極管截止，輸出F為高電平1（3V)。邏輯非（邏輯反）的運(yùn)算規(guī)則為：4、復(fù)合門(mén)電路將與門(mén)、或門(mén)、非門(mén)組合起來(lái)，可以構(gòu)成多種復(fù)合門(mén)電路。由與門(mén)和非門(mén)構(gòu)成與非門(mén)。（1）與非門(mén)與非門(mén)的邏輯功能可概括為：輸入有0，輸出為1；輸入全1，輸出為0。由或門(mén)和非門(mén)構(gòu)成或非門(mén)。（2）或非門(mén)或非門(mén)的邏輯功能可概括為：輸入有1，輸出為0；輸入全0，輸出為1。11.2.2集成門(mén)電路1、TTL與非門(mén)（1）當(dāng)輸入端有一個(gè)或幾個(gè)接低電平0時(shí)（假設(shè)為0.3V），V1導(dǎo)通，基極電位被鉗制在1V左右，不足以使V1的集電結(jié)和V2導(dǎo)通，V2截止，輸出端F為高電平1。（2）輸入信號(hào)全為高電平1時(shí)（假設(shè)為3V），V1的基極電位大約在1.4V左右，所以V1的幾個(gè)發(fā)射結(jié)都處于反向偏置而截止，電流將通過(guò)電阻R1和V1的集電結(jié)向V2提供足夠大的基極電流，使V2飽和導(dǎo)通，輸出端F為低電平0?？梢?jiàn)如圖11.10所示電路的輸入、輸出滿(mǎn)足與非邏輯關(guān)系，是與非門(mén)。如果某些輸入端懸空，因不能構(gòu)成通路，所以，懸空輸入端所產(chǎn)生的邏輯效果與該輸入端加高電平時(shí)一樣。真值表邏輯表達(dá)式：輸入有0，輸出為1；輸入全1，輸出為0。內(nèi)含4個(gè)兩輸入端的與非門(mén)，電源線及地線公用。內(nèi)含兩個(gè)4輸入端的與非門(mén)，電源線及地線公用。11.3邏輯代數(shù)將門(mén)電路按照一定的規(guī)律連接起來(lái)，可以組成具有各種邏輯功能的邏輯電路。分析和設(shè)計(jì)邏輯電路的數(shù)學(xué)工具是邏輯代數(shù)（又叫布爾代數(shù)或開(kāi)關(guān)代數(shù)）。邏輯代數(shù)具有3種基本運(yùn)算：與運(yùn)算（邏輯乘）、或運(yùn)算（邏輯加）和非運(yùn)算（邏輯非）。11.3.1邏輯代數(shù)的公式和定理（2）基本運(yùn)算（1）常量之間的關(guān)系分別令A(yù)=0及A=1代入這些公式，即可證明它們的正確性。（3）基本定理利用真值表很容易證明這些公式的正確性。如證明A·B=B·A：(A+B)(A+C)=AA+AB+AC+BC分配率A(B+C)=AB+AC=A+AB+AC+BCAA=A=A(1+B+C)+BC分配率A(B+C)=AB+AC=A+BCA+1=1證明分配率：A+BA=(A+B)(A+C)證明：分配率A+BC=(A+B)(A+C)A+A=1A·1=1邏輯函數(shù)有5種表示形式：真值表、邏輯表達(dá)式、卡諾圖、邏輯圖和波形圖。只要知道其中一種表示形式，就可轉(zhuǎn)換為其它幾種表示形式。11.3.2邏輯函數(shù)的表示方法1、真值表真值表：是由變量的所有可能取值組合及其對(duì)應(yīng)的函數(shù)值所構(gòu)成的表格。真值表列寫(xiě)方法：每一個(gè)變量均有0、1兩種取值，n個(gè)變量共有2i種不同的取值，將這2i種不同的取值按順序（一般按二進(jìn)制遞增規(guī)律）排列起來(lái)，同時(shí)在相應(yīng)位置上填入函數(shù)的值，便可得到邏輯函數(shù)的真值表。例如：當(dāng)A、B取值相同時(shí)，函數(shù)值為0；否則，函數(shù)取值為1。2、邏輯表達(dá)式邏輯表達(dá)式：是由邏輯變量和與、或、非3種運(yùn)算符連接起來(lái)所構(gòu)成的式子。表達(dá)式列寫(xiě)方法：將那些使函數(shù)值為1的各個(gè)狀態(tài)表示成全部變量（值為1的表示成原變量，值為0的表示成反變量）的與項(xiàng)（例如A=0、B=1時(shí)函數(shù)F的值為1，則對(duì)應(yīng)的與項(xiàng)為AB）以后相加，即得到函數(shù)的與或表達(dá)式。3、邏輯圖邏輯圖：是由表示邏輯運(yùn)算的邏輯符號(hào)所構(gòu)成的圖形。F＝ＡＢ＋ＢＣＡＢＢＣ4、波形圖波形圖：是由輸入變量的所有可能取值組合的高、低電平及其對(duì)應(yīng)的輸出函數(shù)值的高、低電平所構(gòu)成的圖形。F＝ＡＢ＋ＢＣＡＢＣF００００００１００１０００１１１１０００１０１０１１０１１１１１００００F11.3.3邏輯函數(shù)的化簡(jiǎn)利用公式Ａ＋Ａ＝1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。

若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他因子都相同時(shí)，則這兩項(xiàng)可以合并成一項(xiàng)，并消去互為反變量的因子。運(yùn)用摩根定律運(yùn)用分配律運(yùn)用分配律邏輯函數(shù)化簡(jiǎn)的意義：邏輯表達(dá)式越簡(jiǎn)單，實(shí)現(xiàn)它的電路越簡(jiǎn)單，電路工作越穩(wěn)定可靠。

如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多余的。運(yùn)用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的項(xiàng)。利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的變量。

如果一個(gè)乘積項(xiàng)的反是另一個(gè)乘積項(xiàng)的因子，則這個(gè)因子是多余的。利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項(xiàng)配上其所缺的變量，以便用其它方法進(jìn)行化簡(jiǎn)。利用公式Ａ＋Ａ＝Ａ，為某項(xiàng)配上其所能合并的項(xiàng)。組合邏輯電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無(wú)關(guān)；電路結(jié)構(gòu)中無(wú)反饋環(huán)路（無(wú)記憶）。11.4組合邏輯電路的分析與設(shè)計(jì)11.4.1組合邏輯電路的分析邏輯圖邏輯表達(dá)式

1

1最簡(jiǎn)與或表達(dá)式化簡(jiǎn)

2

2從輸入到輸出逐級(jí)寫(xiě)出最簡(jiǎn)與或表達(dá)式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過(guò)。

4邏輯圖邏輯表達(dá)式例：最簡(jiǎn)與或表達(dá)式真值表用與非門(mén)實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無(wú)關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能11.4.2組合邏輯電路的設(shè)計(jì)真值表電路功能描述例：用與非門(mén)設(shè)計(jì)一個(gè)交通報(bào)警控制電路。交通信號(hào)燈有紅、綠、黃3種，3種燈分別單獨(dú)工作或黃、綠燈同時(shí)工作時(shí)屬正常情況，其他情況均屬故障，出現(xiàn)故障時(shí)輸出報(bào)警信號(hào)。設(shè)紅、綠、黃燈分別用A、B、C表示，燈亮?xí)r其值為1，燈滅時(shí)其值為0；輸出報(bào)警信號(hào)用F表示，燈正常工作時(shí)其值為0，燈出現(xiàn)故障時(shí)其值為1。根據(jù)邏輯要求列出真值表。

1窮舉法

1

2邏輯表達(dá)式最簡(jiǎn)與或表達(dá)式化簡(jiǎn)

3

2

4邏輯變換

3

4

5邏輯電路圖

5真值表電路功能描述例：用與非門(mén)設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來(lái)確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達(dá)式

3最簡(jiǎn)與或表達(dá)式化簡(jiǎn)

4

5邏輯變換邏輯電路圖

3化簡(jiǎn)

4

511.5組合邏輯電路部件組合邏輯部件是指具有某種邏輯功能的中規(guī)模集成組合邏輯電路芯片。常用的組合邏輯部件有加法器、數(shù)值比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。1、半加器11.5.1加法器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱(chēng)為半加器。加數(shù)本位的和向高位的進(jìn)位2、全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來(lái)的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱(chēng)為全加器。Ai、Bi：加數(shù)，Ci-1：低位來(lái)的進(jìn)位，Si：本位的和，Ci：向高位的進(jìn)位。全加器的邏輯圖和邏輯符號(hào)實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱(chēng)為加法器。串行進(jìn)位加法器構(gòu)成：把n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。為了提高運(yùn)算速度，在邏輯設(shè)計(jì)上采用超前進(jìn)位的方法，即每一位的進(jìn)位根據(jù)各位的輸入同時(shí)預(yù)先形成，而不需要等到低位的進(jìn)位送來(lái)后才形成，這種結(jié)構(gòu)的多位數(shù)加法器稱(chēng)為超前進(jìn)位加法器。11.5.2數(shù)值比較器用來(lái)完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱(chēng)為數(shù)值比較器。設(shè)A＞B時(shí)L1＝1；A＜B時(shí)L2＝1；A＝B時(shí)L3＝1。得1位數(shù)值比較器的真值表。1位數(shù)值比較器邏輯表達(dá)式邏輯圖11.5.3編碼器實(shí)現(xiàn)編碼操作的電路稱(chēng)為編碼器。1、3位二進(jìn)制編碼器輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖2、8421碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表邏輯表達(dá)式邏輯圖3、3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。設(shè)I7