第04章-版圖基礎(chǔ)

第四章

版圖基礎(chǔ)白雪飛中國科學(xué)技術(shù)大學(xué)電子科學(xué)與技術(shù)系基本概念設(shè)計規(guī)則物理驗證提綱2基本概念從版圖到晶圓的圖形轉(zhuǎn)移圖形轉(zhuǎn)移4層(Layer)版圖由不同層的圖形要素組成版圖層用于制作掩模版或其他設(shè)計用途層的類型DrawnLayers 實際畫出的層Generated/DerivedLayers 由DrawnLayers經(jīng)過算術(shù)邏輯運算得到的層MaskLayers 用于制作掩模板的層IdentifierLayers 用于LVS標識及其他EDA用途的層版圖層5MOS管版圖示例版圖舉例6GDSIIGraphicDatabaseSystemII二進制格式最常用的版圖文件格式，用于備份、導(dǎo)入、導(dǎo)出、流片等OASISOpenArtworkSystemInterchangeStandard比GDSII格式更緊湊，更適合大型設(shè)計CIFCaltechIntermediateForm文本格式其他格式物理設(shè)計EDA軟件定義的數(shù)據(jù)庫格式版圖文件格式7層的表示方法在GDSII文件中，層以數(shù)字編號的形式表示在EDA軟件中，層一般會有名稱，便于用戶使用層映射在GDSII文件導(dǎo)入EDA軟件，或EDA軟件導(dǎo)出GDSII文件時，需要在GDSII文件中層的數(shù)字編號與EDA軟件中的層名稱之間進行映射層映射關(guān)系可以定義在EDA軟件能夠識別的工藝文件或映射文件中根據(jù)需要，用戶可以自己定義層映射關(guān)系版圖層映射8全定制設(shè)計模擬電路一般需要手工全定制版圖對于有特殊要求的電路，需要考慮各類寄生效應(yīng)和干擾標準單元數(shù)字電路一般使用標準單元布局布線標準單元是按照規(guī)則設(shè)計的一系列常用單元利用EDA工具可以把標準單元自動布局并布線，從而產(chǎn)生電路版圖I/O驅(qū)動單元和PAD版圖一般也可以從I/O單元庫得到存儲器版圖也可以從MemoryCompiler工具自動生成版圖設(shè)計9全定制設(shè)計CadenceVirtuoso......基于標準單元的自動化設(shè)計CadenceEncounterDigitalImplementationSystem(EDI)SynopsysAstroSynopsysICCompiler......版圖設(shè)計工具10設(shè)計規(guī)則設(shè)計規(guī)則版圖設(shè)計所必須遵守的規(guī)則不符合設(shè)計規(guī)則的電路，可能無法制造成功設(shè)計規(guī)則和具體使用的工藝密切相關(guān)版圖設(shè)計之前應(yīng)仔細閱讀設(shè)計規(guī)則絕對數(shù)值設(shè)計規(guī)則使用具體數(shù)值描述的設(shè)計規(guī)則，單位一般為微米λ設(shè)計規(guī)則使用λ描述的設(shè)計規(guī)則λ為一個最小單位，一般是最小溝道長度的一半設(shè)計規(guī)則中的所有數(shù)據(jù)都用λ的整數(shù)倍表示，只有λ是具體的長度數(shù)值設(shè)計規(guī)則概念1213最小寬度規(guī)則最小寬度規(guī)則，MinimumWidth防止斷路或產(chǎn)生過大的寄生電阻14最小距離規(guī)則最小距離規(guī)則，MinimumSpacing防止同層之間短路或不同層次之間非法的覆蓋15最小包圍規(guī)則最小包圍規(guī)則，MinimumEnclosure保證通孔處在Poly和Metal1內(nèi)部16最小延伸規(guī)則最小延伸規(guī)則，MinimumExtension保證器件邊緣位置上有正確的行為17設(shè)計規(guī)則示例設(shè)計規(guī)則示例18天線效應(yīng)天線效應(yīng)反應(yīng)離子刻蝕(RIE)造成各層金屬連線充電如果柵極與擴散區(qū)之間直接與大面積金屬相連金屬層積累的電荷可能把柵極擊穿m4m3m2m1gate100lM3連線較短，不會對柵極造成損傷gate2000lM3連線太長，可能積累大量電荷，并擊穿柵極diffdiff19天線效應(yīng)的解決方案天線效應(yīng)的解決方案用更上層金屬橋連接、二極管放電diffm4m3m2m1psubgate2000l上層金屬橋連接，在大面積金屬與擴散區(qū)連接并釋放電荷之前，不會與柵極相連gatendiff節(jié)點二極管，可以把過多的電荷釋放掉，在電路正常工作時反偏截止，不影響電路功能20金屬密度規(guī)則局部金屬密度金屬密度不均勻，造成化學(xué)機械研磨(CMP)后晶圓的平整度金屬密度低的區(qū)域，研磨程度比較高金屬密度高的區(qū)域，研磨程度比較低全芯片金屬密度金屬密度過低，容易造成刻蝕過量金屬密度過高，容易造成刻蝕不干凈，殘留金屬解決方案金屬密度過低，可自動或手工添加DummyMetal金屬密度過高，可在大面積金屬上開槽(Slot)物理驗證設(shè)計規(guī)則檢查(DRC)電氣規(guī)則檢查(ERC)天線效應(yīng)檢查金屬、多晶硅、有源區(qū)密度檢查版圖與線路圖比較(LVS)可制造性設(shè)計檢查(DFM)寄生參數(shù)抽取(PEX)物理驗證22設(shè)計規(guī)則檢查DesignRulesChecking,DRC檢查版圖中是否存在不符合設(shè)計規(guī)則的部分并非所有設(shè)計規(guī)則都能夠通過EDA軟件自動檢查EDA軟件也可能會報告“假錯”不符合設(shè)計規(guī)則的電路可能無法制造成功任何改動之后，都必須重新做DRC，即使改動很小天線效應(yīng)檢查和金屬密度檢查也屬于DRC的范圍設(shè)計規(guī)則檢查23電氣規(guī)則檢查ElectricalRulesChecking,ERC與工藝無關(guān)的電氣錯誤短路開路懸空節(jié)點與工藝有關(guān)的電氣錯誤錯誤的襯底偏置錯誤的電源/地連接孤立節(jié)點電氣規(guī)則檢查24版圖與線路圖比較LayoutVersusSchematic,LVS驗證版圖是否與線路圖一致電路仿真和版圖設(shè)計是基于線路圖的修改LVS錯誤后，必須重新進行DRC檢查在需要的場合，還可以進行LVL和SVS等比較版圖與線路圖比較25可制造性設(shè)計DesignforManufacturability,DFM可制造性設(shè)計檢查26可制造性設(shè)計方法冗余過孔插入(RedundantViaInsertion,RVI)關(guān)鍵區(qū)域分析(CriticalAreaAnalysis,CAA)分辨率增強技術(shù)(ResolutionEnhancementTechnology,RET)光學(xué)鄰近效應(yīng)修正(OpticalProximityCorrection,OPC)片上工藝偏差(On-ChipVariation,OCV)良率分析(YieldAnalysis)......可制造性設(shè)計檢查27冗余過孔插入(RVI)28光學(xué)鄰近效應(yīng)修正29寄生參數(shù)抽取ParasiticExtraction,PEX提取版圖中寄生的電阻和電容，特殊需要情況下包括寄生電感寄生器件對芯片的性能有不同程度的影響寄生參數(shù)可以反標到原始的線路圖中，參加后仿真，驗證寄生參數(shù)對電路功能和性能的影響PEX需要建立在正確的LVS基礎(chǔ)之上寄生參數(shù)抽取30CadenceCade