半導(dǎo)體集成電路

2023/1/111半導(dǎo)體集成電路2023/1/112總復(fù)習(xí)緒論集成電路的概念什么是集成電路？相關(guān)基本概念

集成電路的分類(lèi)集成電路的過(guò)去，現(xiàn)在和未來(lái)我國(guó)集成電路產(chǎn)業(yè)現(xiàn)狀2023/1/113

集成電路—微電子技術(shù)的核心IntegratedCircuit，縮寫(xiě)

IC通過(guò)一系列特定的加工工藝，將晶體管、二極管等有源器件和電阻、電容等無(wú)源器件，按照一定的電路互連，“集成”在一塊半導(dǎo)體單晶片（如硅或砷化鎵）上，封裝在一個(gè)外殼內(nèi)，執(zhí)行特定電路或系統(tǒng)功能2023/1/114

相關(guān)基本概念

形狀：一般為正方形或矩形

面積:

幾平方毫米到幾百平方毫米。面積增大引起功耗增大、封裝困難、成品率下降，成本提高，可通過(guò)增大硅園片直徑來(lái)彌補(bǔ)。晶圓尺寸(WaferSize)芯片尺寸(DieSize)6英寸、8英寸、12英寸幾平方毫米到幾百平方毫米2023/1/115

集成度、規(guī)模：每塊芯片包含的晶體管數(shù)目或等效邏輯門(mén)(2輸入的NAND)的數(shù)量1個(gè)2輸入的NAND=4個(gè)晶體管

2023/1/116

特征尺寸?集成電路器件中最細(xì)線條的寬度，對(duì)MOS器件常指柵極所決定的溝道幾何長(zhǎng)度，是一條工藝線中能加工的最小尺寸。?反映了集成電路版圖圖形的精細(xì)程度，特征尺寸的減少主要取決于光刻技術(shù)的改進(jìn)（光刻最小特征尺寸與曝光所用波長(zhǎng)）。2023/1/117半導(dǎo)體集成電路按集成度(規(guī)模)分SSI（100以下個(gè)等效門(mén)）MSI（<103個(gè)等效門(mén)）LSI（<104個(gè)等效門(mén)）VLSI（>104個(gè)以上等效門(mén)）按器件類(lèi)型分雙極型集成電路MOS集成電路Bi－CMOS集成電路按處理信號(hào)方式分類(lèi)數(shù)字集成電路模擬集成電路數(shù)?；旌霞呻娐钒措娐饭δ芊诸?lèi)通用集成電路專(zhuān)用集成電路專(zhuān)用標(biāo)準(zhǔn)集成電路按設(shè)計(jì)方法分類(lèi)全定制半定制可編程2023/1/118二.集成電路制造工藝雙極集成電路工藝CMOS集成電路工藝Bi-CMOS集成電路工藝重點(diǎn)掌握工藝流程，斷面圖2023/1/119pn+n-epin+P-Sin+-BLCBESP+P+雙極集成電路的基本工藝2023/1/1110P-SiTepiCBEpn+n-epin+P-SiP+P+Sn+-BLTepiAA’TBL-uptepi-oxxmcxjc四層三結(jié)結(jié)構(gòu)的雙極晶體管雙極集成電路中元件結(jié)構(gòu)2023/1/1111ECB2023/1/1112主要的CMOS工藝VDDP阱工藝N阱工藝雙阱工藝P-P+P+N+N+P+N+VSSVOUTVINVDDN-P+P+N+N+P+N+VSSVOUTVINVDDP-P+P+N+N+P+N+VSSVOUTVINN-SiP-SiN-I-SiN+-Si2023/1/1113P-型基板N-阱工藝P-型基板NMOS器件制作區(qū)域N-阱PMOS器件制作區(qū)域N-wellmask2023/1/1114有源區(qū)depositednitridelayer有源區(qū)光刻板N型p型MOS制作區(qū)域(漏-柵-源)2023/1/1115場(chǎng)氧生長(zhǎng)fieldoxidegateoxideo2o2o2o2o2o2o2o2o2o22023/1/1116多晶硅柵極polymaskaddedtolayout2023/1/1117n管源漏離子注入n-typeimplant2023/1/1118finishedmosfetsp-typeimplantbothselectmasksaddedp管源漏離子注入2023/1/1119接觸孔2023/1/1120第一層金屬non-planarsurface2023/1/1121通孔及第2層金屬2023/1/1122三.雙極集成電路雙極集成電路工藝CMOS集成電路工藝Bi-CMOS集成電路工藝重點(diǎn)掌握工藝流程，斷面圖，版圖2023/1/1123

集成雙極晶體管的埃伯斯-莫爾(EM)模型

集成雙極晶體管的有源寄生效應(yīng)

集成雙極晶體管的無(wú)源寄生效應(yīng)三.雙極集成電路雙極晶體管工作區(qū)域、寄生晶體管、電阻設(shè)計(jì)2023/1/1124C(n)B(p)E(n+)npnpnpS(p)

雙極晶體管的四種工作狀態(tài)VBEVBC飽和區(qū)反向工作區(qū)截止區(qū)正向工作區(qū)(正偏)(反偏)(正偏)(反偏)2023/1/1125氧化膜pnP型擴(kuò)散層（電阻）基區(qū)擴(kuò)散電阻最小條寬的設(shè)計(jì)設(shè)計(jì)規(guī)則決定最小條寬工藝水平和精度流經(jīng)電阻的最大電流2023/1/1126五.MOS晶體管MOS晶體管的電流方程閾值電壓重點(diǎn)掌握晶體管的工作區(qū)域判斷、對(duì)應(yīng)的電流方程、影響閾值電壓的主要因素、耗盡型管和增強(qiáng)型管子2023/1/1127IDmnCoxW2L(VG-VTH)2(0<VD<VG-VTH)(0<VG-VTH<VD)VDID非飽和區(qū)飽和區(qū)NMOS晶體管的I/V特性VDsat=VG-VTHmnCoxW2L[2(VG-VTH)VD-VD2]記住!!!2023/1/1128VTH影響MOS晶體管特性的幾個(gè)重要參數(shù)MOS晶體管的寬長(zhǎng)比（W/L)MOS晶體管的開(kāi)啟電壓VTH

柵極氧化膜的厚度tox溝道的摻雜濃度（NA)襯底偏壓（VBS)VTHVTH2023/1/1129源極(S)漏極(D)柵極(G)VGVDIDnMOS晶體管的I-V特性VTHIDVG增強(qiáng)型（E)VTHIDVG耗盡型(D)NMOS晶體管的I/V特性-22023/1/1130六.MOS反向器不同結(jié)構(gòu)反向器的傳輸特性有比電路與無(wú)比電路的概念CMOS反向器的靜態(tài)特性邏輯閾值、噪聲容限CMOS反向器的動(dòng)態(tài)特性上升時(shí)間、下降時(shí)間、延遲時(shí)間重點(diǎn)掌握不同反向器的輸出高低電平值及邏輯閾值特性，影響邏輯閾值的因素，噪聲容限的計(jì)算，上升時(shí)間、下降時(shí)間及延遲時(shí)間的定義及主要決定因素。2023/1/1131CMOS反相器的傳輸特性VDS=VoutVinVout-VGS=VDD-Vin-VDS=VDD-VoutVGS=VinNMOSVin<Vtn

截止▉Vin-Vtn<Vout飽和▉

▉Vin-Vtn>Vout非飽和▉

▉PMOS(VDD-Vin)<-Vtp

截止

▉

(VDD-Vin)+Vtp>VDD-Vout非飽和

▉▉(VDD-Vin)+Vtp<VDD-Vout

飽和

▉

▉VinVout0VDDVDD(1)(2)(3)(4)(5)N截止P非飽和N飽和P非飽和N非飽和P飽和N非飽和P截止2023/1/1132CMOS反相器的幾個(gè)重要參數(shù)VOHVOLVout=VinVinVoutVILVIHVM2023/1/1133CMOS反相器的瞬態(tài)特性延遲時(shí)間tpd(傳播時(shí)間）

2.上升時(shí)間tr3.下降時(shí)間tf2023/1/1134七.CMOS邏輯門(mén)電路CMOS邏輯門(mén)電路的組成規(guī)則等效導(dǎo)電因子邏輯門(mén)的扇入扇出延遲時(shí)間的估算方法CMOS邏輯門(mén)電路的功耗（靜態(tài)、動(dòng)態(tài)）給出邏輯關(guān)系式可以畫(huà)出對(duì)應(yīng)的器件級(jí)電路圖，給出電路圖可以寫(xiě)出對(duì)應(yīng)的邏輯關(guān)系；掌握不同邏輯對(duì)應(yīng)的管子尺寸設(shè)計(jì)方法；延遲時(shí)間的估算方法；靜態(tài)、動(dòng)態(tài)功耗的影響因素2023/1/1135復(fù)合邏輯門(mén)

調(diào)整邏輯關(guān)系式，使得輸出為負(fù)邏輯邏輯關(guān)系為與時(shí)，NMOS串聯(lián)、PMOS并聯(lián)邏輯關(guān)系為或時(shí)，NMOS并聯(lián)、PMOS串聯(lián)改變尺寸可調(diào)整輸入閾值或速度邏輯門(mén)的設(shè)計(jì)2023/1/1136一、管子串聯(lián)：VdVgT1T2K1K2VmVsVdVsVgKeff2023/1/1137二、管子并聯(lián)：VdVsVgKeffVdVgK1K2Vs2023/1/1138各種CMOS門(mén)電路的傳輸延遲0.75CinvR0反向器N輸入邏輯門(mén)LE倍自身延遲時(shí)間：反向器為t0,n輸入邏輯門(mén)為nt0負(fù)載延遲時(shí)間：0.75CinvR0:FO=1時(shí)，反向器的延遲時(shí)間f:FanoutLE:LogicalEffort輸入信號(hào)數(shù)反向器2023/1/1139CMOS靜態(tài)邏輯門(mén)的功耗表達(dá)式P=Pt·

fCLK·

CL·

VDD2+Pt·

ISC·

△

tSC·

VDD·

fCLK+IDC·

VDD+ILeak·

VDD在此：CL為負(fù)載電容，VDD為電源電壓，

ISC為穿通電流的平均值，△tSC為穿通電流流過(guò)的時(shí)間，fCLK為時(shí)鐘周期，

IDC為直流電流，ILEAK為漏電流。Pt為開(kāi)關(guān)概率2023/1/1140八.傳輸門(mén)邏輯及動(dòng)態(tài)電路簡(jiǎn)單輸出門(mén)邏輯的設(shè)計(jì)傳輸損失及解決方法給出邏輯關(guān)系，根據(jù)BDD的方法，能夠畫(huà)出傳輸門(mén)邏輯的電路圖，并會(huì)分析傳輸損失2023/1/11西安理工大學(xué)傳輸門(mén)邏輯在構(gòu)成信號(hào)轉(zhuǎn)換電路、信號(hào)選擇低電路、異或同或邏輯、運(yùn)算器時(shí)，性能高于靜態(tài)邏輯電路，使用較為廣泛。邏輯門(mén)傳輸電路的振幅由于閾值損失會(huì)減小，信號(hào)的傳輸延遲也較復(fù)雜，設(shè)計(jì)時(shí)需注意。通常不作為標(biāo)準(zhǔn)單元使用。傳輸門(mén)單元多段接續(xù)時(shí)，延遲時(shí)間顯著增加，一般情況下，每隔2-4

段，插入反向器。使用BDD傳輸門(mén)邏輯可以自動(dòng)生成。2023/1/1142動(dòng)態(tài)邏輯工作原理（對(duì)應(yīng)波形）輸入信號(hào)的時(shí)序要求級(jí)聯(lián)時(shí)如何使用fABOUTOUTABff2NORIn1CLKCLKIniPDNInjIniInjPDNIniPDNInj2023/1/1143九.時(shí)序邏輯電路鎖存器的工作原理（對(duì)應(yīng)波形）寄存器的工