數(shù)字邏輯第四章課件

第4章組合邏輯電路4.1組合邏輯電路的分析方法4.２組合邏輯電路的設(shè)計(jì)方法4.3組合邏輯電路的險(xiǎn)象1/7/20231第4章組合邏輯電路4.1組合邏輯電路的分析方法4.第4章組合邏輯電路數(shù)字電路分類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路：電路任一時(shí)刻的輸出狀態(tài)只決定于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。每一個(gè)輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）……Lj=fj（A1、A2、…、Ai）

組合電路的一般結(jié)構(gòu)1/7/20232第4章組合邏輯電路數(shù)字電路分類：組合邏輯電路和時(shí)序邏4.1組合邏輯電路的分析方法1.分析的主要步驟如下：(1)由邏輯圖寫表達(dá)式；(2)化簡表達(dá)式；(3)列真值表；(4)描述邏輯功能，并對(duì)原電路的設(shè)計(jì)方案進(jìn)行評(píng)定，必要時(shí)提出改進(jìn)意見和改進(jìn)方案

。所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。1/7/202334.1組合邏輯電路的分析方法1.分析的主要步驟如下：例4-1組合電路如圖所示，分析該電路的邏輯功能。2.舉例說明組合邏輯電路的分析方法

圖4-1例4-1邏輯電路圖解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。1/7/20234例4-1組合電路如圖所示，分析該電路的邏輯功能。2.舉解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。（2）化簡與變換：（3）由表達(dá)式列出真值表。

（4）分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，輸出為“1”，所以這個(gè)電路稱為“不一致電路”。000001010011100101110111ABC01111110L真值表1/7/20235解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。（2）化例4-2分析圖4-2（a）所示電路的邏輯功能。圖4-2（a）例4-2邏輯電路圖圖4-2（b）1/7/20236例4-2分析圖4-2（a）所示電路的邏輯功能。圖4-2（a解：為了方便寫表達(dá)式，在圖中標(biāo)注中間變量，比如F1、F2和F3。S1/7/20237解：為了方便寫表達(dá)式，在圖中標(biāo)注中間變量，比如F1、表4-2例4-2真值表該電路實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加的功能。S是它們的和，C是向高位的進(jìn)位。由于這一加法器電路沒有考慮低位的進(jìn)位，所以稱該電路為半加器。根據(jù)S和C的表達(dá)式，將原電路圖改畫成圖4-2（c）所示的邏輯圖。圖4-2（c）邏輯圖S=A⊕BC=AB1/7/20238表4-2例4-2真值表該電路實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加例4-3：試分析圖4-3所示邏輯電路的功能。①表達(dá)式圖4-3例4-3的邏輯電路圖1/7/20239例4-3：試分析圖4-3所示邏輯電路的功能。①表達(dá)式圖4-自然二進(jìn)制碼格雷碼B3B2B1B0G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000②真值表自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。③分析功能①表達(dá)式1/7/202310自然二進(jìn)制碼格雷碼B3B2B1B0G3G2G1G0②4.2組合邏輯電路的設(shè)計(jì)方法１.組合邏輯電路的設(shè)計(jì)步驟：

(1)分析設(shè)計(jì)要求，設(shè)置輸入輸出變量并邏輯賦值；(2)列真值表；(3)寫出邏輯表達(dá)式，并化簡；(4)畫邏輯電路圖。與分析過程相反，組合邏輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯問題，求出實(shí)現(xiàn)其邏輯功能的最簡單的邏輯電路。1/7/2023114.2組合邏輯電路的設(shè)計(jì)方法１.組合邏輯電路的設(shè)計(jì)步驟：2.組合邏輯電路設(shè)計(jì)方法舉例。例4-4一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種類型的火災(zāi)探測器。為了防止誤報(bào)警，只有當(dāng)其中有兩種或兩種以上類型的探測器發(fā)出火災(zāi)檢測信號(hào)時(shí)，報(bào)警系統(tǒng)產(chǎn)生報(bào)警控制信號(hào)。設(shè)計(jì)一個(gè)產(chǎn)生報(bào)警控制信號(hào)的電路。解：(1)分析設(shè)計(jì)要求，設(shè)輸入輸出變量并邏輯賦值；輸入變量：煙感A、溫感B，紫外線光感C；輸出變量：報(bào)警控制信號(hào)Y。邏輯賦值：用1表示肯定，用0表示否定。1/7/2023122.組合邏輯電路設(shè)計(jì)方法舉例。例4-4一火災(zāi)報(bào)(2)列真值表；把邏輯關(guān)系轉(zhuǎn)換成數(shù)字表示形式；

表4-2例4-4真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(3)由真值表寫邏輯表達(dá)式，并化簡；化簡得最簡式：1/7/202313(2)列真值表；表4-2例4-4真值表ＡＢ

（5）如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：

得最簡與—或表達(dá)式：（4）畫出邏輯圖:畫出邏輯圖:

BC&A&Y&&&&&≥1YABC1/7/202314（5）如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成(6)畫邏輯電路圖：如果作以下變換：用一個(gè)與或非門加一個(gè)非門就可以實(shí)現(xiàn)，其邏輯電路圖如下圖所示。1/7/202315(6)畫邏輯電路圖：用一個(gè)與或非門加例4-5設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。

解

令：兩個(gè)3位二進(jìn)制數(shù)分別為A=a3a2a1，B=b3b2b1，比較結(jié)果為函數(shù)F。當(dāng)A=B時(shí)，F(xiàn)為1；否則F為0。

顯然，這是一個(gè)有6個(gè)輸入變量，1個(gè)輸出函數(shù)的組合邏輯電路。

①建立給定問題的邏輯描述

要使二進(jìn)制數(shù)A=B，則必須滿足a3=b3且a2=b2且a1=b1；而ai=bi，則ai和bi同時(shí)為0或者同時(shí)為1兩種可能，因此，該問題可用邏輯表達(dá)式描述如下：1/7/202316例4-5設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。

②求出邏輯函數(shù)最簡表達(dá)式

假定將上述邏輯表達(dá)式展開成“與-或”表達(dá)式，則表達(dá)式中包含8個(gè)6變量“與項(xiàng)”。所以該函數(shù)不能化簡

③選擇邏輯門類型并進(jìn)行邏輯函數(shù)變換

假定采用異或門和或非門實(shí)現(xiàn)給定功能，可將邏輯表達(dá)式作如下變換：1/7/202317

②求出邏輯函數(shù)最簡表達(dá)式

假定將上述邏輯

④畫出邏輯電路圖。F=(a3⊕b3)+(a2⊕b2)+(a1⊕b1)

=1

a3b3=1

a2b2=1

a1b1F≥1

1/7/202318

④畫出邏輯電路圖。=1a3b3=1a2b2=1a1b1F3設(shè)計(jì)中幾個(gè)實(shí)際問題的處理

實(shí)際提出的設(shè)計(jì)要求是形形色色的，往往除了復(fù)雜之外，還存在某些特殊情況需要考慮。為了在各種特殊情況下能設(shè)計(jì)出最簡的邏輯電路，必須針對(duì)具體問題作出具體的分析和處理。

下面就幾個(gè)常見問題進(jìn)行討論。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

在某些實(shí)際問題中，常常由于輸入變量之間存在的相互制約或問題的某種特殊限定等，使得輸入變量的某些取值組合根本不會(huì)出現(xiàn)，或者雖然可能出現(xiàn)，但對(duì)在這些輸入取值組合下函數(shù)的值是為1還是為0并不關(guān)心。通常把這類問題稱為包含無關(guān)條件的邏輯問題；與這些輸入取值組合對(duì)應(yīng)的最小項(xiàng)稱為無關(guān)最小項(xiàng)，簡稱為無關(guān)項(xiàng)或者任意項(xiàng)；描述這類問題的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。1/7/2023193設(shè)計(jì)中幾個(gè)實(shí)際問題的處理

實(shí)際提出的設(shè)計(jì)要例如，假定用A、B、C表示計(jì)算機(jī)中的＋、－、×運(yùn)算，并令變量取值1執(zhí)行相應(yīng)運(yùn)算，則A、B、C三個(gè)變量不允許兩個(gè)或兩個(gè)以上同時(shí)為1，從而A、B、C只允許出現(xiàn)000，001，010，100四種取值組合；不允許出現(xiàn)110，101，011，111四種組合，即包含無關(guān)最小項(xiàng)。與A、B、C相關(guān)的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。

當(dāng)采用最小項(xiàng)之和表達(dá)式描述一個(gè)包含無關(guān)條件的邏輯問題時(shí)，函數(shù)表達(dá)式中是否包含無關(guān)項(xiàng)以及對(duì)無關(guān)項(xiàng)是令其值為1還是為0，并不影響函數(shù)的實(shí)際邏輯功能。因此，在化簡這類邏輯函數(shù)時(shí)，利用這種隨意性往往可以使邏輯函數(shù)得到更好地簡化，從而使設(shè)計(jì)的電路達(dá)到更簡。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202320例如，假定用A、B、C表示計(jì)算機(jī)中的＋、－、×運(yùn)算，并令變量例6設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制數(shù)是否為合數(shù)。

解由題意可知，該電路輸入為1位十進(jìn)制數(shù)的余3碼，輸出為對(duì)其值進(jìn)行判斷的結(jié)果。設(shè)輸入變量為A、B、C、D，輸出函數(shù)為F，當(dāng)ABCD表示的十進(jìn)制數(shù)為合數(shù)(4、6、8、9)時(shí)，輸出F為1，否則F為0。因?yàn)榘凑沼?碼的編碼規(guī)則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問題為包含無關(guān)條件的邏輯問題，與上述6種取值組合對(duì)應(yīng)的最小項(xiàng)為無關(guān)項(xiàng)，即在這些取值組合下輸出函數(shù)F的值可以隨意指定為1或者為0，通常記為"d"。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202321例6設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制據(jù)此，可建立描述該問題的真值表如表4.4所示。根據(jù)真值表可寫出F的邏輯表達(dá)式為F(A,B,C,D)=∑m(7,9,11,12)+∑d(0,1,2,13,14,15)

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202322據(jù)此，可建立描述該問題的真值表如表4.4所示。根據(jù)真值表可寫不考慮無關(guān)項(xiàng):

函數(shù)F的卡諾圖如圖(a)所示，合并卡諾圖上的1方格，可得到化簡后的邏輯表達(dá)式為F(A,B,C,D)=ABD+ABCD+ABCD

若考慮無關(guān)項(xiàng):F的卡諾圖如圖(b)所示，根據(jù)合并的需要將卡諾圖中的無關(guān)項(xiàng)d(13，14，15)當(dāng)成1處理，而把d(0,1,2)當(dāng)成0處理，可得到化簡后的邏輯表達(dá)式為F(A,B,C,D)=AB+AD+BCD顯然，后一個(gè)表達(dá)式比前一個(gè)表達(dá)式更簡單。1/7/202323不考慮無關(guān)項(xiàng):函數(shù)F的卡諾圖如圖(a)所示，合并卡諾圖上

假定采用與非門組成實(shí)現(xiàn)給定邏輯功能的電路，可將F的最簡表達(dá)式變換成"與非-與非"表達(dá)式：

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

相應(yīng)的邏輯電路圖如圖所示?？梢?，設(shè)計(jì)包含無關(guān)條件的組合邏輯電路時(shí)，恰當(dāng)?shù)乩脽o關(guān)項(xiàng)進(jìn)行函數(shù)化簡，通?？墒乖O(shè)計(jì)出來的電路更簡單。1/7/202324

假定采用與非門組成實(shí)現(xiàn)給定邏輯功能的電路，二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)

實(shí)際問題中，大量存在著由同一組輸入變量產(chǎn)生多個(gè)輸出函數(shù)的問題，實(shí)現(xiàn)這類問題的組合邏輯電路稱為多輸出函數(shù)的組合邏輯電路。

設(shè)計(jì)多輸出函數(shù)的組合邏輯電路時(shí)，如果只是孤立地求出各輸出函數(shù)的最簡表達(dá)式，然后畫出相應(yīng)邏輯電路圖并將其拼在一起，通常不能保證邏輯電路整體最簡。因?yàn)楦鬏敵龊瘮?shù)之間往往存在相互聯(lián)系，具有某些共同的部分，因此這類電路達(dá)到最簡的關(guān)鍵是在函數(shù)化簡時(shí)找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對(duì)邏輯門的共享，從而達(dá)到電路整體結(jié)構(gòu)最簡。1/7/202325二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)實(shí)際問題中，

例7

設(shè)計(jì)一個(gè)全加器（邏輯門自選）。本章前面討論過半加器電路，它是不考慮低位進(jìn)位的加法器。

全加器能把本位兩個(gè)加數(shù)An

、

Bn

和來自低位的進(jìn)位Cn-1三者相加，得到求和結(jié)果Sn

和該位的進(jìn)位信號(hào)Cn。由此可知，全加器有3個(gè)輸入變量An、Bn、Cn-1，2個(gè)輸出函數(shù)Sn和Cn表示。二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)1/7/202326例7

設(shè)計(jì)一個(gè)全加器（邏輯門自選）。由此可知，全表3-12全加器的真值表Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表寫最小項(xiàng)之和式，再稍加變換得：1/7/202327表3-12全加器的真值表SnCn0Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表寫最小項(xiàng)之和式，再稍加變換得：1/7/202328SnCn000000011

圖全加器（a）電路圖（b）邏輯符號(hào)由表達(dá)式得邏輯圖：公共項(xiàng)1/7/202329圖全加器由表達(dá)式得邏輯圖：公共項(xiàng)1/7/20三、無反變量提供的組合邏輯電路設(shè)計(jì)

在某些問題的設(shè)計(jì)中，為了減少各部件之間的連線，只給邏輯電路的輸入端提供原變量，不提供反變量。設(shè)計(jì)這類電路時(shí)，直截了當(dāng)?shù)霓k法是當(dāng)需要某個(gè)反變量時(shí)，就用一個(gè)非門將相應(yīng)的原變量轉(zhuǎn)換成反變量，但這樣處理往往是不經(jīng)濟(jì)的。因此，通常采用適當(dāng)?shù)姆椒ㄟM(jìn)行處理，以便盡可能減少非門數(shù)量。1/7/202330三、無反變量提供的組合邏輯電路設(shè)計(jì)

在某些問題例8

輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)如下邏輯函數(shù)：

解

因?yàn)榻o定函數(shù)已經(jīng)是最簡“與-或”表達(dá)式，故可直接變換成"與非-與非"表達(dá)式

相應(yīng)邏輯電路如右圖所示。三、無反變量提供的組合邏輯電路設(shè)計(jì)較復(fù)雜1/7/202331例8

輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)如下邏輯函如果對(duì)函數(shù)F的表達(dá)式作如下整理，即

相應(yīng)邏輯電路如右圖所示。三、無反變量提供的組合邏輯電路設(shè)計(jì)較簡潔1/7/202332如果對(duì)函數(shù)F的表達(dá)式作如下整理，即

相應(yīng)邏輯電路如例9

設(shè)計(jì)一個(gè)組合邏輯電路，用來判斷獻(xiàn)血者與受血者血型是否相容。血型相容規(guī)則如表4.6所示，表中用"√"表示兩者血型相容。三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202333例9設(shè)計(jì)一個(gè)組合邏輯電路，用來判斷獻(xiàn)血者與受血者血型是否相解

由題意可知，電路輸入變量為獻(xiàn)血者血型和受血者血型。血型共4種，可用兩個(gè)變量的4種編碼進(jìn)行區(qū)分。設(shè)變量WX表示獻(xiàn)血者血型，YZ表示受血者血型，血型編碼如表4.7所示三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202334解由題意可知，電路輸入變量為獻(xiàn)血者血型和受血者血型。若電路輸出用F表示，則當(dāng)輸血者與受血者血型相容時(shí)，F(xiàn)為1，否則F為0?？筛鶕?jù)血型相容規(guī)則直接寫出輸出函數(shù)F的表達(dá)式：三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202335若電路輸出用F表示，則當(dāng)輸血者與受血者血型相容時(shí)，F(xiàn)為1，否由化簡后的表達(dá)式可知，在無反變量提供的情況下，若通過直接加非門產(chǎn)生反變量，則組成實(shí)現(xiàn)給定功能的電路時(shí)需9個(gè)邏輯門，其中4個(gè)非門用來產(chǎn)生4個(gè)輸入變量的反變量。三、無反變量提供的組合邏輯電路設(shè)計(jì)用與非門組成實(shí)現(xiàn)給定功能的邏輯電路圖如右圖所示。1/7/202336由化簡后的表達(dá)式可知，在無反變量提供的情況下，若通過直接加非分析上述設(shè)計(jì)過程不難發(fā)現(xiàn)，對(duì)該問題的邏輯描述與血型編碼是直接相關(guān)的。為了減少邏輯表達(dá)式中反變量個(gè)數(shù)，進(jìn)一步簡化電路結(jié)構(gòu)，可調(diào)整血型編碼如表4.8所示。根據(jù)新的編碼方案和血型相容規(guī)則，可寫出輸出函數(shù)F的表達(dá)式：三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202337分析上述設(shè)計(jì)過程不難發(fā)現(xiàn)，對(duì)該問題的邏輯描述與血型編碼是直該函數(shù)表達(dá)式中僅含兩個(gè)反變量，假定采用或非門實(shí)現(xiàn)給定功能，可將函數(shù)表達(dá)式變換成“或非-或非”表達(dá)式：

三、無反變量提供的組合邏輯電路設(shè)計(jì)邏輯電路圖如上圖所示，電路中只使用了5個(gè)邏輯門。關(guān)于無反變量提供時(shí)如何使組合電路達(dá)到最簡的問題，至今尚無一種系統(tǒng)而有效的方法，只能由設(shè)計(jì)者根據(jù)具體問題進(jìn)行靈活處理。

1/7/202338三、無反變量提供的組合邏輯電路設(shè)計(jì)邏輯電路圖如上圖所示，電路4.3組合電路中的險(xiǎn)象一、競爭與險(xiǎn)象競爭：險(xiǎn)象：在組合電路中，信號(hào)經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)的時(shí)間有先有后的現(xiàn)象。由于競爭而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒有的窄脈沖，常稱其為毛刺。產(chǎn)生競爭險(xiǎn)象的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號(hào)1/7/2023394.3組合電路中的險(xiǎn)象一、競爭與險(xiǎn)象競爭：險(xiǎn)象：在組合電路按錯(cuò)誤輸出脈沖信號(hào)的極性可分為“0”型險(xiǎn)象與“1”型險(xiǎn)象。

“0”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為負(fù)脈沖。

“1”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為正脈沖。4.3組合電路中的競爭與險(xiǎn)象“1”型險(xiǎn)象“0”型險(xiǎn)象1/7/2023404.3組合電路中的競爭與險(xiǎn)象“1”型險(xiǎn)象“0”型險(xiǎn)象1/7注意：并不是所有的競爭都會(huì)產(chǎn)生錯(cuò)誤輸出。通常，把不產(chǎn)生錯(cuò)誤輸出的競爭稱謂非臨界競爭，而導(dǎo)致錯(cuò)誤輸出的競爭稱謂臨界競爭。注意：組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，它表現(xiàn)為在輸出端產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)地破壞正常邏輯關(guān)系。一旦瞬態(tài)過程結(jié)束，即可恢復(fù)正常邏輯關(guān)系。4.3組合電路中的競爭與險(xiǎn)象1/7/202341注意：并不是所有的競爭都會(huì)產(chǎn)生錯(cuò)誤輸出。4.3組合電路中的二、險(xiǎn)象的判斷判斷方法代數(shù)法卡諾圖法代數(shù)法：

第一步：

檢查函數(shù)表達(dá)式中是否存在具備競爭條件的變量，即是否有某個(gè)變量X同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)表達(dá)式中。

第二步：若存在具備競爭條件的變量X，則消去函數(shù)式中的其他變量,看函數(shù)表達(dá)式是否會(huì)變?yōu)榛蛘叩男问?。若?huì)，則說明對(duì)應(yīng)的邏輯電路可能產(chǎn)生險(xiǎn)象。

1/7/202342二、險(xiǎn)象的判斷判斷方法代數(shù)法卡諾圖法代數(shù)法：1/7/例1已知描述某組合電路的邏輯函數(shù)表達(dá)式為

試判斷該邏輯電路是否可能產(chǎn)生險(xiǎn)象。解

由表達(dá)式可知，變量A和C均具備競爭條件，所以，應(yīng)對(duì)這兩個(gè)變量分別進(jìn)行分析。先考察變量A，為此將B和C的各種取值組合分別代入函數(shù)表達(dá)式中，可得到如下結(jié)果：可見，當(dāng)B=C=1時(shí)，A的變化可能使電路產(chǎn)生險(xiǎn)象。類似地，將A和B的各種取值組合分別代入函數(shù)表達(dá)式中，可由代入結(jié)果判斷出變量C發(fā)生變化時(shí)不會(huì)產(chǎn)生險(xiǎn)象。1/7/202343例1已知描述某組合電路的邏輯函數(shù)表達(dá)式為

例2試判斷函數(shù)表達(dá)式表示的電路是否可能產(chǎn)生險(xiǎn)象。解

從給出的函數(shù)表達(dá)式可以看出，變量A和B均具備競爭條件?？疾熳兞緽時(shí)，將A和C的各種取值組合分別代入函數(shù)表達(dá)式中，結(jié)果如下：

可見，當(dāng)A=C=0時(shí)，B的變化可能使電路輸出產(chǎn)生險(xiǎn)象。用同樣的方法考察A，可發(fā)現(xiàn)當(dāng)B=C=0時(shí)，A的變化也可能產(chǎn)生險(xiǎn)象。1/7/202344例2試判斷函數(shù)表達(dá)式解從給出的函數(shù)表達(dá)式可以看出，變二、險(xiǎn)象的判斷卡諾圖法

如函數(shù)卡諾圖上為簡化作的圈相切，且相切處又無其他圈包含，則可能有險(xiǎn)象。如圖所示電路的卡諾圖兩圈相切，故有險(xiǎn)象。1/7/202345二、險(xiǎn)象的判斷卡諾圖法如圖所示電路的卡諾圖兩圈相切，故有險(xiǎn)象三、險(xiǎn)象的消除1.利用冗余項(xiàng)如圖所示卡諾圖，只要在兩圈相切處增加一個(gè)圈（冗余），就能消除冒險(xiǎn)。由此得函數(shù)表達(dá)式為1/7/202346三、險(xiǎn)象的消除1.利用冗余項(xiàng)如圖所示卡諾圖，只要在兩圈相切２.吸收法消除險(xiǎn)象的另一種方法是在組合電路輸出端連接一個(gè)慣性延時(shí)環(huán)節(jié)。通常采用RC電路作慣性延時(shí)環(huán)節(jié)，如下圖所示。但是輸出波形的前后沿將變壞,在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。三、險(xiǎn)象的消除FtF’t

組合電路

x1x2x3xnxn-1F…·R·F’C實(shí)際上是個(gè)低通濾波器1/7/202347２.吸收法消除險(xiǎn)象的另一種方法是在組合電路輸出端連接一個(gè)慣3.選通法

選通法不增加任何器件，僅僅是利用選通脈沖的作用，從時(shí)間上加以控制，使輸出避開險(xiǎn)象脈沖。

三、險(xiǎn)象的消除

由于組合電路中的險(xiǎn)象總是發(fā)生在輸入信號(hào)發(fā)生變化的過程中，且險(xiǎn)象總是以尖脈沖的形式輸出。因此，只要對(duì)輸出波形從時(shí)間上加以選擇和控制，利用選通脈沖選擇輸出波形的穩(wěn)定部分，而有意避開可能出現(xiàn)的尖脈沖，便可獲得正確的輸出。1/7/2023483.選通法選通法不增加任何器件，僅僅3.選通法三、險(xiǎn)象的消除用選通法避開險(xiǎn)象原理圖例：如右圖所示與非門電路的輸出函數(shù)表達(dá)式為：該電路當(dāng)A發(fā)生變化時(shí)，可能產(chǎn)生“0”型險(xiǎn)象。為了避開險(xiǎn)象，可采用選通脈沖對(duì)該電路的輸出門加以控制。在選通脈沖到來之前，該輸入線上為低電平，門G4關(guān)閉，電路輸出被封鎖，使險(xiǎn)象脈沖無法輸出。當(dāng)選通脈沖到來后，相應(yīng)的輸入線上變?yōu)楦唠娖?，門G4開啟，使電路送出穩(wěn)定輸出信號(hào)。1/7/2023493.選通法三、險(xiǎn)象的消除用選通法避開險(xiǎn)象原理圖例：如右本章小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。②組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。③組合電路的分析步驟：邏輯圖→寫出邏輯表達(dá)式→邏輯表達(dá)式化簡→列出真值表→邏輯功能描述。

1/7/202350本章小結(jié)①組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸本章小結(jié)④組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或畫出卡諾圖→邏輯表達(dá)式化簡和變換→畫出邏輯圖。

⑤設(shè)計(jì)中幾個(gè)實(shí)際問題的處理：A包含無關(guān)條件的組合邏輯電路設(shè)計(jì)B多輸出函數(shù)的組合邏輯電路設(shè)計(jì)C無反變量提供的組合邏輯電路設(shè)計(jì)

⑥組合邏輯電路的險(xiǎn)象。產(chǎn)生原因；判斷方法；消除方法。1/7/202351本章小結(jié)④組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或第4章組合邏輯電路4.1組合邏輯電路的分析方法4.２組合邏輯電路的設(shè)計(jì)方法4.3組合邏輯電路的險(xiǎn)象1/7/202352第4章組合邏輯電路4.1組合邏輯電路的分析方法4.第4章組合邏輯電路數(shù)字電路分類：組合邏輯電路和時(shí)序邏輯電路。組合邏輯電路：電路任一時(shí)刻的輸出狀態(tài)只決定于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無關(guān)。組合電路就是由門電路組合而成，電路中沒有記憶單元，沒有反饋通路。每一個(gè)輸出變量是全部或部分輸入變量的函數(shù)：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）……Lj=fj（A1、A2、…、Ai）

組合電路的一般結(jié)構(gòu)1/7/202353第4章組合邏輯電路數(shù)字電路分類：組合邏輯電路和時(shí)序邏4.1組合邏輯電路的分析方法1.分析的主要步驟如下：(1)由邏輯圖寫表達(dá)式；(2)化簡表達(dá)式；(3)列真值表；(4)描述邏輯功能，并對(duì)原電路的設(shè)計(jì)方案進(jìn)行評(píng)定，必要時(shí)提出改進(jìn)意見和改進(jìn)方案

。所謂組合邏輯電路的分析，就是根據(jù)給定的邏輯電路圖，求出電路的邏輯功能。1/7/2023544.1組合邏輯電路的分析方法1.分析的主要步驟如下：例4-1組合電路如圖所示，分析該電路的邏輯功能。2.舉例說明組合邏輯電路的分析方法

圖4-1例4-1邏輯電路圖解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。1/7/202355例4-1組合電路如圖所示，分析該電路的邏輯功能。2.舉解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。（2）化簡與變換：（3）由表達(dá)式列出真值表。

（4）分析邏輯功能：當(dāng)A、B、C三個(gè)變量不一致時(shí)，輸出為“1”，所以這個(gè)電路稱為“不一致電路”。000001010011100101110111ABC01111110L真值表1/7/202356解：（1）由邏輯圖逐級(jí)寫出表達(dá)式（借助中間變量P）。（2）化例4-2分析圖4-2（a）所示電路的邏輯功能。圖4-2（a）例4-2邏輯電路圖圖4-2（b）1/7/202357例4-2分析圖4-2（a）所示電路的邏輯功能。圖4-2（a解：為了方便寫表達(dá)式，在圖中標(biāo)注中間變量，比如F1、F2和F3。S1/7/202358解：為了方便寫表達(dá)式，在圖中標(biāo)注中間變量，比如F1、表4-2例4-2真值表該電路實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加的功能。S是它們的和，C是向高位的進(jìn)位。由于這一加法器電路沒有考慮低位的進(jìn)位，所以稱該電路為半加器。根據(jù)S和C的表達(dá)式，將原電路圖改畫成圖4-2（c）所示的邏輯圖。圖4-2（c）邏輯圖S=A⊕BC=AB1/7/202359表4-2例4-2真值表該電路實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加例4-3：試分析圖4-3所示邏輯電路的功能。①表達(dá)式圖4-3例4-3的邏輯電路圖1/7/202360例4-3：試分析圖4-3所示邏輯電路的功能。①表達(dá)式圖4-自然二進(jìn)制碼格雷碼B3B2B1B0G3G2G1G00000 0000000100010010001100110010010001100101011101100101011101001000110010011101101011111011111011001010110110111110100111111000②真值表自然二進(jìn)制碼至格雷碼的轉(zhuǎn)換電路。③分析功能①表達(dá)式1/7/202361自然二進(jìn)制碼格雷碼B3B2B1B0G3G2G1G0②4.2組合邏輯電路的設(shè)計(jì)方法１.組合邏輯電路的設(shè)計(jì)步驟：

(1)分析設(shè)計(jì)要求，設(shè)置輸入輸出變量并邏輯賦值；(2)列真值表；(3)寫出邏輯表達(dá)式，并化簡；(4)畫邏輯電路圖。與分析過程相反，組合邏輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯問題，求出實(shí)現(xiàn)其邏輯功能的最簡單的邏輯電路。1/7/2023624.2組合邏輯電路的設(shè)計(jì)方法１.組合邏輯電路的設(shè)計(jì)步驟：2.組合邏輯電路設(shè)計(jì)方法舉例。例4-4一火災(zāi)報(bào)警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種類型的火災(zāi)探測器。為了防止誤報(bào)警，只有當(dāng)其中有兩種或兩種以上類型的探測器發(fā)出火災(zāi)檢測信號(hào)時(shí)，報(bào)警系統(tǒng)產(chǎn)生報(bào)警控制信號(hào)。設(shè)計(jì)一個(gè)產(chǎn)生報(bào)警控制信號(hào)的電路。解：(1)分析設(shè)計(jì)要求，設(shè)輸入輸出變量并邏輯賦值；輸入變量：煙感A、溫感B，紫外線光感C；輸出變量：報(bào)警控制信號(hào)Y。邏輯賦值：用1表示肯定，用0表示否定。1/7/2023632.組合邏輯電路設(shè)計(jì)方法舉例。例4-4一火災(zāi)報(bào)(2)列真值表；把邏輯關(guān)系轉(zhuǎn)換成數(shù)字表示形式；

表4-2例4-4真值表ＡＢＣＹ００００００１００１０００１１１１０００１０１１１１０１１１１１(3)由真值表寫邏輯表達(dá)式，并化簡；化簡得最簡式：1/7/202364(2)列真值表；表4-2例4-4真值表ＡＢ

（5）如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成與非—與非表達(dá)式：

得最簡與—或表達(dá)式：（4）畫出邏輯圖:畫出邏輯圖:

BC&A&Y&&&&&≥1YABC1/7/202365（5）如果，要求用與非門實(shí)現(xiàn)該邏輯電路，就應(yīng)將表達(dá)式轉(zhuǎn)換成(6)畫邏輯電路圖：如果作以下變換：用一個(gè)與或非門加一個(gè)非門就可以實(shí)現(xiàn)，其邏輯電路圖如下圖所示。1/7/202366(6)畫邏輯電路圖：用一個(gè)與或非門加例4-5設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。

解

令：兩個(gè)3位二進(jìn)制數(shù)分別為A=a3a2a1，B=b3b2b1，比較結(jié)果為函數(shù)F。當(dāng)A=B時(shí)，F(xiàn)為1；否則F為0。

顯然，這是一個(gè)有6個(gè)輸入變量，1個(gè)輸出函數(shù)的組合邏輯電路。

①建立給定問題的邏輯描述

要使二進(jìn)制數(shù)A=B，則必須滿足a3=b3且a2=b2且a1=b1；而ai=bi，則ai和bi同時(shí)為0或者同時(shí)為1兩種可能，因此，該問題可用邏輯表達(dá)式描述如下：1/7/202367例4-5設(shè)計(jì)一個(gè)比較兩個(gè)三位二進(jìn)制數(shù)是否相等的數(shù)值比較器。

②求出邏輯函數(shù)最簡表達(dá)式

假定將上述邏輯表達(dá)式展開成“與-或”表達(dá)式，則表達(dá)式中包含8個(gè)6變量“與項(xiàng)”。所以該函數(shù)不能化簡

③選擇邏輯門類型并進(jìn)行邏輯函數(shù)變換

假定采用異或門和或非門實(shí)現(xiàn)給定功能，可將邏輯表達(dá)式作如下變換：1/7/202368

②求出邏輯函數(shù)最簡表達(dá)式

假定將上述邏輯

④畫出邏輯電路圖。F=(a3⊕b3)+(a2⊕b2)+(a1⊕b1)

=1

a3b3=1

a2b2=1

a1b1F≥1

1/7/202369

④畫出邏輯電路圖。=1a3b3=1a2b2=1a1b1F3設(shè)計(jì)中幾個(gè)實(shí)際問題的處理

實(shí)際提出的設(shè)計(jì)要求是形形色色的，往往除了復(fù)雜之外，還存在某些特殊情況需要考慮。為了在各種特殊情況下能設(shè)計(jì)出最簡的邏輯電路，必須針對(duì)具體問題作出具體的分析和處理。

下面就幾個(gè)常見問題進(jìn)行討論。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

在某些實(shí)際問題中，常常由于輸入變量之間存在的相互制約或問題的某種特殊限定等，使得輸入變量的某些取值組合根本不會(huì)出現(xiàn)，或者雖然可能出現(xiàn)，但對(duì)在這些輸入取值組合下函數(shù)的值是為1還是為0并不關(guān)心。通常把這類問題稱為包含無關(guān)條件的邏輯問題；與這些輸入取值組合對(duì)應(yīng)的最小項(xiàng)稱為無關(guān)最小項(xiàng)，簡稱為無關(guān)項(xiàng)或者任意項(xiàng)；描述這類問題的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。1/7/2023703設(shè)計(jì)中幾個(gè)實(shí)際問題的處理

實(shí)際提出的設(shè)計(jì)要例如，假定用A、B、C表示計(jì)算機(jī)中的＋、－、×運(yùn)算，并令變量取值1執(zhí)行相應(yīng)運(yùn)算，則A、B、C三個(gè)變量不允許兩個(gè)或兩個(gè)以上同時(shí)為1，從而A、B、C只允許出現(xiàn)000，001，010，100四種取值組合；不允許出現(xiàn)110，101，011，111四種組合，即包含無關(guān)最小項(xiàng)。與A、B、C相關(guān)的邏輯函數(shù)稱為包含無關(guān)條件的邏輯函數(shù)。

當(dāng)采用最小項(xiàng)之和表達(dá)式描述一個(gè)包含無關(guān)條件的邏輯問題時(shí)，函數(shù)表達(dá)式中是否包含無關(guān)項(xiàng)以及對(duì)無關(guān)項(xiàng)是令其值為1還是為0，并不影響函數(shù)的實(shí)際邏輯功能。因此，在化簡這類邏輯函數(shù)時(shí)，利用這種隨意性往往可以使邏輯函數(shù)得到更好地簡化，從而使設(shè)計(jì)的電路達(dá)到更簡。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202371例如，假定用A、B、C表示計(jì)算機(jī)中的＋、－、×運(yùn)算，并令變量例6設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制數(shù)是否為合數(shù)。

解由題意可知，該電路輸入為1位十進(jìn)制數(shù)的余3碼，輸出為對(duì)其值進(jìn)行判斷的結(jié)果。設(shè)輸入變量為A、B、C、D，輸出函數(shù)為F，當(dāng)ABCD表示的十進(jìn)制數(shù)為合數(shù)(4、6、8、9)時(shí)，輸出F為1，否則F為0。因?yàn)榘凑沼?碼的編碼規(guī)則，ABCD的取值組合不允許為0000、0001、0010、1101、1110、1111，故該問題為包含無關(guān)條件的邏輯問題，與上述6種取值組合對(duì)應(yīng)的最小項(xiàng)為無關(guān)項(xiàng)，即在這些取值組合下輸出函數(shù)F的值可以隨意指定為1或者為0，通常記為"d"。

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202372例6設(shè)計(jì)一個(gè)組合邏輯電路，用于判別以余3碼表示的1位十進(jìn)制據(jù)此，可建立描述該問題的真值表如表4.4所示。根據(jù)真值表可寫出F的邏輯表達(dá)式為F(A,B,C,D)=∑m(7,9,11,12)+∑d(0,1,2,13,14,15)

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

1/7/202373據(jù)此，可建立描述該問題的真值表如表4.4所示。根據(jù)真值表可寫不考慮無關(guān)項(xiàng):

函數(shù)F的卡諾圖如圖(a)所示，合并卡諾圖上的1方格，可得到化簡后的邏輯表達(dá)式為F(A,B,C,D)=ABD+ABCD+ABCD

若考慮無關(guān)項(xiàng):F的卡諾圖如圖(b)所示，根據(jù)合并的需要將卡諾圖中的無關(guān)項(xiàng)d(13，14，15)當(dāng)成1處理，而把d(0,1,2)當(dāng)成0處理，可得到化簡后的邏輯表達(dá)式為F(A,B,C,D)=AB+AD+BCD顯然，后一個(gè)表達(dá)式比前一個(gè)表達(dá)式更簡單。1/7/202374不考慮無關(guān)項(xiàng):函數(shù)F的卡諾圖如圖(a)所示，合并卡諾圖上

假定采用與非門組成實(shí)現(xiàn)給定邏輯功能的電路，可將F的最簡表達(dá)式變換成"與非-與非"表達(dá)式：

一、包含無關(guān)條件的組合邏輯電路設(shè)計(jì)

相應(yīng)的邏輯電路圖如圖所示?？梢姡O(shè)計(jì)包含無關(guān)條件的組合邏輯電路時(shí)，恰當(dāng)?shù)乩脽o關(guān)項(xiàng)進(jìn)行函數(shù)化簡，通常可使設(shè)計(jì)出來的電路更簡單。1/7/202375

假定采用與非門組成實(shí)現(xiàn)給定邏輯功能的電路，二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)

實(shí)際問題中，大量存在著由同一組輸入變量產(chǎn)生多個(gè)輸出函數(shù)的問題，實(shí)現(xiàn)這類問題的組合邏輯電路稱為多輸出函數(shù)的組合邏輯電路。

設(shè)計(jì)多輸出函數(shù)的組合邏輯電路時(shí)，如果只是孤立地求出各輸出函數(shù)的最簡表達(dá)式，然后畫出相應(yīng)邏輯電路圖并將其拼在一起，通常不能保證邏輯電路整體最簡。因?yàn)楦鬏敵龊瘮?shù)之間往往存在相互聯(lián)系，具有某些共同的部分，因此這類電路達(dá)到最簡的關(guān)鍵是在函數(shù)化簡時(shí)找出各輸出函數(shù)的公用項(xiàng)，使之在邏輯電路中實(shí)現(xiàn)對(duì)邏輯門的共享，從而達(dá)到電路整體結(jié)構(gòu)最簡。1/7/202376二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)實(shí)際問題中，

例7

設(shè)計(jì)一個(gè)全加器（邏輯門自選）。本章前面討論過半加器電路，它是不考慮低位進(jìn)位的加法器。

全加器能把本位兩個(gè)加數(shù)An

、

Bn

和來自低位的進(jìn)位Cn-1三者相加，得到求和結(jié)果Sn

和該位的進(jìn)位信號(hào)Cn。由此可知，全加器有3個(gè)輸入變量An、Bn、Cn-1，2個(gè)輸出函數(shù)Sn和Cn表示。二、多輸出函數(shù)的組合邏輯電路設(shè)計(jì)1/7/202377例7

設(shè)計(jì)一個(gè)全加器（邏輯門自選）。由此可知，全表3-12全加器的真值表Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表寫最小項(xiàng)之和式，再稍加變換得：1/7/202378表3-12全加器的真值表SnCn0Sn

Cn0000000110010100110110010101011100111111An

Bn

Cn-1由真值表寫最小項(xiàng)之和式，再稍加變換得：1/7/202379SnCn000000011

圖全加器（a）電路圖（b）邏輯符號(hào)由表達(dá)式得邏輯圖：公共項(xiàng)1/7/202380圖全加器由表達(dá)式得邏輯圖：公共項(xiàng)1/7/20三、無反變量提供的組合邏輯電路設(shè)計(jì)

在某些問題的設(shè)計(jì)中，為了減少各部件之間的連線，只給邏輯電路的輸入端提供原變量，不提供反變量。設(shè)計(jì)這類電路時(shí)，直截了當(dāng)?shù)霓k法是當(dāng)需要某個(gè)反變量時(shí)，就用一個(gè)非門將相應(yīng)的原變量轉(zhuǎn)換成反變量，但這樣處理往往是不經(jīng)濟(jì)的。因此，通常采用適當(dāng)?shù)姆椒ㄟM(jìn)行處理，以便盡可能減少非門數(shù)量。1/7/202381三、無反變量提供的組合邏輯電路設(shè)計(jì)

在某些問題例8

輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)如下邏輯函數(shù)：

解

因?yàn)榻o定函數(shù)已經(jīng)是最簡“與-或”表達(dá)式，故可直接變換成"與非-與非"表達(dá)式

相應(yīng)邏輯電路如右圖所示。三、無反變量提供的組合邏輯電路設(shè)計(jì)較復(fù)雜1/7/202382例8

輸入變量中無反變量時(shí)，用與非門實(shí)現(xiàn)如下邏輯函如果對(duì)函數(shù)F的表達(dá)式作如下整理，即

相應(yīng)邏輯電路如右圖所示。三、無反變量提供的組合邏輯電路設(shè)計(jì)較簡潔1/7/202383如果對(duì)函數(shù)F的表達(dá)式作如下整理，即

相應(yīng)邏輯電路如例9

設(shè)計(jì)一個(gè)組合邏輯電路，用來判斷獻(xiàn)血者與受血者血型是否相容。血型相容規(guī)則如表4.6所示，表中用"√"表示兩者血型相容。三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202384例9設(shè)計(jì)一個(gè)組合邏輯電路，用來判斷獻(xiàn)血者與受血者血型是否相解

由題意可知，電路輸入變量為獻(xiàn)血者血型和受血者血型。血型共4種，可用兩個(gè)變量的4種編碼進(jìn)行區(qū)分。設(shè)變量WX表示獻(xiàn)血者血型，YZ表示受血者血型，血型編碼如表4.7所示三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202385解由題意可知，電路輸入變量為獻(xiàn)血者血型和受血者血型。若電路輸出用F表示，則當(dāng)輸血者與受血者血型相容時(shí)，F(xiàn)為1，否則F為0?？筛鶕?jù)血型相容規(guī)則直接寫出輸出函數(shù)F的表達(dá)式：三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202386若電路輸出用F表示，則當(dāng)輸血者與受血者血型相容時(shí)，F(xiàn)為1，否由化簡后的表達(dá)式可知，在無反變量提供的情況下，若通過直接加非門產(chǎn)生反變量，則組成實(shí)現(xiàn)給定功能的電路時(shí)需9個(gè)邏輯門，其中4個(gè)非門用來產(chǎn)生4個(gè)輸入變量的反變量。三、無反變量提供的組合邏輯電路設(shè)計(jì)用與非門組成實(shí)現(xiàn)給定功能的邏輯電路圖如右圖所示。1/7/202387由化簡后的表達(dá)式可知，在無反變量提供的情況下，若通過直接加非分析上述設(shè)計(jì)過程不難發(fā)現(xiàn)，對(duì)該問題的邏輯描述與血型編碼是直接相關(guān)的。為了減少邏輯表達(dá)式中反變量個(gè)數(shù)，進(jìn)一步簡化電路結(jié)構(gòu)，可調(diào)整血型編碼如表4.8所示。根據(jù)新的編碼方案和血型相容規(guī)則，可寫出輸出函數(shù)F的表達(dá)式：三、無反變量提供的組合邏輯電路設(shè)計(jì)1/7/202388分析上述設(shè)計(jì)過程不難發(fā)現(xiàn)，對(duì)該問題的邏輯描述與血型編碼是直該函數(shù)表達(dá)式中僅含兩個(gè)反變量，假定采用或非門實(shí)現(xiàn)給定功能，可將函數(shù)表達(dá)式變換成“或非-或非”表達(dá)式：

三、無反變量提供的組合邏輯電路設(shè)計(jì)邏輯電路圖如上圖所示，電路中只使用了5個(gè)邏輯門。關(guān)于無反變量提供時(shí)如何使組合電路達(dá)到最簡的問題，至今尚無一種系統(tǒng)而有效的方法，只能由設(shè)計(jì)者根據(jù)具體問題進(jìn)行靈活處理。

1/7/202389三、無反變量提供的組合邏輯電路設(shè)計(jì)邏輯電路圖如上圖所示，電路4.3組合電路中的險(xiǎn)象一、競爭與險(xiǎn)象競爭：險(xiǎn)象：在組合電路中，信號(hào)經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)的時(shí)間有先有后的現(xiàn)象。由于競爭而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒有的窄脈沖，常稱其為毛刺。產(chǎn)生競爭險(xiǎn)象的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。干擾信號(hào)1/7/2023904.3組合電路中的險(xiǎn)象一、競爭與險(xiǎn)象競爭：險(xiǎn)象：在組合電路按錯(cuò)誤輸出脈沖信號(hào)的極性可分為“0”型險(xiǎn)象與“1”型險(xiǎn)象。

“0”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為負(fù)脈沖。

“1”型險(xiǎn)象：錯(cuò)誤輸出信號(hào)為正脈沖。4.3組合電路中的競爭與險(xiǎn)象“1”型險(xiǎn)象“0”型險(xiǎn)象1/7/2023914.3組合電路中的競爭與險(xiǎn)象“1”型險(xiǎn)象“0”型險(xiǎn)象1/7注意：并不是所有的競爭都會(huì)產(chǎn)生錯(cuò)誤輸出。通常，把不產(chǎn)生錯(cuò)誤輸出的競爭稱謂非臨界競爭，而導(dǎo)致錯(cuò)誤輸出的競爭稱謂臨界競爭。注意：組合電路中的險(xiǎn)象是一種瞬態(tài)現(xiàn)象，它表現(xiàn)為在輸出端產(chǎn)生不應(yīng)有的尖脈沖，暫時(shí)地破壞正常