第14講DSPBuilder設(shè)計(jì)實(shí)例課件

《EDA技術(shù)》課程教學(xué)講授：伍宗富1/4/2023湖南文理學(xué)院電氣與信息工程學(xué)院《EDA技術(shù)》課程教學(xué)講授：伍宗富12/21第十四講DSPBuilder設(shè)計(jì)實(shí)例（1）

教學(xué)目的：使學(xué)生會用QuartusII和DSPBuilder軟件設(shè)計(jì)DSP的常用應(yīng)用模塊。

教學(xué)重點(diǎn)：通過實(shí)例講解DSP應(yīng)用模塊的開發(fā)方法。

教學(xué)難點(diǎn)：DSP應(yīng)用模塊的設(shè)計(jì)步驟。

教學(xué)方法：講授法、計(jì)算機(jī)輔助法。

課時(shí)計(jì)劃：2學(xué)時(shí)使用教材：SOPC技術(shù)與應(yīng)用．江國強(qiáng)編著．北京：機(jī)械工業(yè)出版社

主要參考文獻(xiàn):

[1]劉洪濤．ARM嵌入式體系結(jié)構(gòu)與接口技術(shù)[M]．北京：人民郵電出版社[2]田耘等．無線通信FPGA設(shè)計(jì)[M]．北京：電子工業(yè)出版社[3]孟憲元等．FPGA嵌入式系統(tǒng)設(shè)計(jì)教程[M]．北京：電子工業(yè)出版社[4]徐光輝等.基于FPGA的嵌入式開發(fā)與應(yīng)用[M].北京：電子工業(yè)出版社[5]沈文斌.嵌入式硬件系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例詳解[M].北京：電子工業(yè)出版社

[6]周立功等．SOPC嵌入式系統(tǒng)基礎(chǔ)教程[M]．北京：北京航空航天大學(xué)出版社[7]王彥等.基于FPGA的工程設(shè)計(jì)與應(yīng)用[M].西安：西安電子工業(yè)出版社[8]周潤景等．基于QuartusII的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M]．北京：電子工業(yè)出版社[9]

第十四講DSPBuilder設(shè)計(jì)實(shí)例（1）教學(xué)目2課題：DSPBuilder設(shè)計(jì)實(shí)例（1）一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)二、數(shù)字頻率合成器（DDS）設(shè)計(jì)

三、課堂小結(jié)四、作業(yè)課題：DSPBuilder設(shè)計(jì)實(shí)例（1）一、七段數(shù)碼管動3一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)1.七段動態(tài)顯示數(shù)碼管段碼位碼一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)1.七段動態(tài)顯示數(shù)碼管段4一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)2.譯碼電路DSPBuilder模型設(shè)定顯示“12345678”的十進(jìn)制代碼遞增模塊動態(tài)掃描頻率提起一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)2.譯碼電路DSPBu5一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)3.譯碼電路Quartus工程實(shí)現(xiàn)動態(tài)掃描顯示時(shí)刷新率最好大于50Hz，即每顯示完一輪的時(shí)間不超過20ms，每個數(shù)碼管顯示的時(shí)間不能太長也不能太短，時(shí)間太長可能會影響刷新率，導(dǎo)致總體顯示呈現(xiàn)閃爍的現(xiàn)象；時(shí)間太短發(fā)光二極管的電流導(dǎo)通時(shí)間也就短，會影響總體的顯示亮度,一般控制在1ms。一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)3.譯碼電路Quartu6D/A轉(zhuǎn)換器使用的是TI公司的125MSPS單路10bit器件THS5651A（其有管腳兼容的200MSPS器件DAC900）。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)設(shè)使用DDS的方法設(shè)計(jì)一個任意頻率（0Hz~7.5MHz）的正弦信號發(fā)生器1.dds_test接口模塊Key1~Key8輸入DDS頻率字，由數(shù)碼管1~8顯示（8位16進(jìn)制數(shù)的頻率字），fword輸出頻率控制字。D/A轉(zhuǎn)換器使用的是TI公司的125二、數(shù)字頻率合成器（DD7DDS的輸出頻率fout=(B△θ/2N)×fclk

；

B△θ是頻率輸入字，fclk是系統(tǒng)基準(zhǔn)時(shí)鐘的頻率值，N是相位累加器的數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。

DDS的頻率分辨率△f=fclk/2N

；DDS的頻率輸入字B△θ=2N×（fout/fclk），要取整，否則有時(shí)會有誤差。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)2.DDS的基本結(jié)構(gòu)DDS的輸出頻率fout=(B△θ/2N)×fclk；8輸入：頻率字F[31..0]，相位字P[15..0]，幅度字A[9..0]；輸出：Out1[9..0]，位數(shù)和D/A匹配。使用“MaskSubsystem…”中的“Documentation”設(shè)置”Masktype”為“SubsystemAlterBlockSet”(子系統(tǒng)Altera模塊集）就可以正常地生成VHDL代碼。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)3.建立DDS子系統(tǒng)模型511*sin([0:2*pi/(2^10):2*pi])+512輸入：頻率字F[31..0]，相位字P[15..0]，幅度9改變Constant2的值，仿真頻率發(fā)生變化；改變Constant3的值，仿真幅度發(fā)生變化。DDS直接數(shù)字合成器，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且在頻率改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)4.Simulink模型仿真改變Constant2的值，仿真頻率發(fā)生變化；二、數(shù)字頻率合101）將ddstest.vhd拷貝到工程目錄；2）在AlteraDSPBuilder庫中，找到SubSystemBuilder模塊，拖放此DDS模型窗口中。3）打開SubSystemBuilder，選擇ddstest.vhd，建立系統(tǒng)模塊。構(gòu)建完整模型，并轉(zhuǎn)換為Quartus

工程文件。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)5.在DSPBuilder中使用外部的VHDL代碼1）將ddstest.vhd拷貝到工程目錄；二、數(shù)字頻率合成11二、數(shù)字頻率合成器（DDS）設(shè)計(jì)6.DDS的Quartus工程實(shí)現(xiàn)二、數(shù)字頻率合成器（DDS）設(shè)計(jì)6.DDS的Quartus12課堂小結(jié)一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)（動態(tài)掃描每顯示完一輪的時(shí)間不超過20ms，每個數(shù)碼管顯示的時(shí)間一般控制在1ms

）二、數(shù)字頻率合成器（DDS）設(shè)計(jì)（DDS的設(shè)計(jì)應(yīng)用等）課堂小結(jié)一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)13課外作業(yè)：

（1）請根據(jù)自已的實(shí)踐寫出

DDS的設(shè)計(jì)步驟和畫出

DDS實(shí)現(xiàn)電路圖；

（2）上機(jī)操作實(shí)踐。

課外作業(yè)：

（1）請根據(jù)自已的實(shí)踐寫出

14《EDA技術(shù)》課程教學(xué)講授：伍宗富1/4/2023湖南文理學(xué)院電氣與信息工程學(xué)院《EDA技術(shù)》課程教學(xué)講授：伍宗富12/215第十四講DSPBuilder設(shè)計(jì)實(shí)例（1）

教學(xué)目的：使學(xué)生會用QuartusII和DSPBuilder軟件設(shè)計(jì)DSP的常用應(yīng)用模塊。

教學(xué)重點(diǎn)：通過實(shí)例講解DSP應(yīng)用模塊的開發(fā)方法。

教學(xué)難點(diǎn)：DSP應(yīng)用模塊的設(shè)計(jì)步驟。

教學(xué)方法：講授法、計(jì)算機(jī)輔助法。

課時(shí)計(jì)劃：2學(xué)時(shí)使用教材：SOPC技術(shù)與應(yīng)用．江國強(qiáng)編著．北京：機(jī)械工業(yè)出版社

主要參考文獻(xiàn):

[1]劉洪濤．ARM嵌入式體系結(jié)構(gòu)與接口技術(shù)[M]．北京：人民郵電出版社[2]田耘等．無線通信FPGA設(shè)計(jì)[M]．北京：電子工業(yè)出版社[3]孟憲元等．FPGA嵌入式系統(tǒng)設(shè)計(jì)教程[M]．北京：電子工業(yè)出版社[4]徐光輝等.基于FPGA的嵌入式開發(fā)與應(yīng)用[M].北京：電子工業(yè)出版社[5]沈文斌.嵌入式硬件系統(tǒng)設(shè)計(jì)與開發(fā)實(shí)例詳解[M].北京：電子工業(yè)出版社

[6]周立功等．SOPC嵌入式系統(tǒng)基礎(chǔ)教程[M]．北京：北京航空航天大學(xué)出版社[7]王彥等.基于FPGA的工程設(shè)計(jì)與應(yīng)用[M].西安：西安電子工業(yè)出版社[8]周潤景等．基于QuartusII的FPGA/CPLD數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例[M]．北京：電子工業(yè)出版社[9]

第十四講DSPBuilder設(shè)計(jì)實(shí)例（1）教學(xué)目16課題：DSPBuilder設(shè)計(jì)實(shí)例（1）一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)二、數(shù)字頻率合成器（DDS）設(shè)計(jì)

三、課堂小結(jié)四、作業(yè)課題：DSPBuilder設(shè)計(jì)實(shí)例（1）一、七段數(shù)碼管動17一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)1.七段動態(tài)顯示數(shù)碼管段碼位碼一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)1.七段動態(tài)顯示數(shù)碼管段18一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)2.譯碼電路DSPBuilder模型設(shè)定顯示“12345678”的十進(jìn)制代碼遞增模塊動態(tài)掃描頻率提起一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)2.譯碼電路DSPBu19一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)3.譯碼電路Quartus工程實(shí)現(xiàn)動態(tài)掃描顯示時(shí)刷新率最好大于50Hz，即每顯示完一輪的時(shí)間不超過20ms，每個數(shù)碼管顯示的時(shí)間不能太長也不能太短，時(shí)間太長可能會影響刷新率，導(dǎo)致總體顯示呈現(xiàn)閃爍的現(xiàn)象；時(shí)間太短發(fā)光二極管的電流導(dǎo)通時(shí)間也就短，會影響總體的顯示亮度,一般控制在1ms。一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)3.譯碼電路Quartu20D/A轉(zhuǎn)換器使用的是TI公司的125MSPS單路10bit器件THS5651A（其有管腳兼容的200MSPS器件DAC900）。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)設(shè)使用DDS的方法設(shè)計(jì)一個任意頻率（0Hz~7.5MHz）的正弦信號發(fā)生器1.dds_test接口模塊Key1~Key8輸入DDS頻率字，由數(shù)碼管1~8顯示（8位16進(jìn)制數(shù)的頻率字），fword輸出頻率控制字。D/A轉(zhuǎn)換器使用的是TI公司的125二、數(shù)字頻率合成器（DD21DDS的輸出頻率fout=(B△θ/2N)×fclk

；

B△θ是頻率輸入字，fclk是系統(tǒng)基準(zhǔn)時(shí)鐘的頻率值，N是相位累加器的數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。

DDS的頻率分辨率△f=fclk/2N

；DDS的頻率輸入字B△θ=2N×（fout/fclk），要取整，否則有時(shí)會有誤差。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)2.DDS的基本結(jié)構(gòu)DDS的輸出頻率fout=(B△θ/2N)×fclk；22輸入：頻率字F[31..0]，相位字P[15..0]，幅度字A[9..0]；輸出：Out1[9..0]，位數(shù)和D/A匹配。使用“MaskSubsystem…”中的“Documentation”設(shè)置”Masktype”為“SubsystemAlterBlockSet”(子系統(tǒng)Altera模塊集）就可以正常地生成VHDL代碼。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)3.建立DDS子系統(tǒng)模型511*sin([0:2*pi/(2^10):2*pi])+512輸入：頻率字F[31..0]，相位字P[15..0]，幅度23改變Constant2的值，仿真頻率發(fā)生變化；改變Constant3的值，仿真幅度發(fā)生變化。DDS直接數(shù)字合成器，具有較高的頻率分辨率，可以實(shí)現(xiàn)快速的頻率切換，并且在頻率改變時(shí)能夠保持相位的連續(xù)，很容易實(shí)現(xiàn)頻率、相位和幅度的數(shù)控調(diào)制。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)4.Simulink模型仿真改變Constant2的值，仿真頻率發(fā)生變化；二、數(shù)字頻率合241）將ddstest.vhd拷貝到工程目錄；2）在AlteraDSPBuilder庫中，找到SubSystemBuilder模塊，拖放此DDS模型窗口中。3）打開SubSystemBuilder，選擇ddstest.vhd，建立系統(tǒng)模塊。構(gòu)建完整模型，并轉(zhuǎn)換為Quartus

工程文件。二、數(shù)字頻率合成器（DDS）設(shè)計(jì)5.在DSPBuilder中使用外部的VHDL代碼1）將ddstest.vhd拷貝到工程目錄；二、數(shù)字頻率合成25二、數(shù)字頻率合成器（DDS）設(shè)計(jì)6.DDS的Quartus工程實(shí)現(xiàn)二、數(shù)字頻率合成器（DDS）設(shè)計(jì)6.DDS的Quartus26課堂小結(jié)一、七段數(shù)碼管動態(tài)掃描譯碼電路設(shè)計(jì)