2021年廣東工業(yè)大學(xué)軟件工程專業(yè)《計算機(jī)組成原理》科目期末試卷B(有答案)

2021年廣東工業(yè)大學(xué)軟件工程專業(yè)《計算機(jī)組成原理》科目期末試卷B（有答案）一、選擇題1Cache10ms，主存的50msCPU4800次，主存200Cache一主存系統(tǒng)的效率是（）?！咀ⅲ河嬎銠C(jī)存取時，同時訪問Cache和主存，Cache訪問命中，則主存訪問失效；Cache訪問未命中，則等待主存訪問】A.0.833 B.0.856 C.0.95 8D.0.8622、訪問相聯(lián)存儲器時，（）A.根據(jù)內(nèi)容，不需要地址B.C.既要內(nèi)容，又要地址不要內(nèi)容也不要地址3、4位機(jī)器內(nèi)的數(shù)值代碼，則它所表示的十進(jìn)制真值可能為（）。I.16 Ⅱ.-1 Ⅲ.-8 V.8A.I、V、ⅢB.IⅡ、IⅣC.Ⅱ、Ⅲ、IVD.只有V4、若浮點(diǎn)數(shù)用補(bǔ)碼表示，則判斷運(yùn)算結(jié)果為規(guī)格化數(shù)的方法是（）。階符與數(shù)符相同，則為規(guī)格化數(shù)1，則為規(guī)格化數(shù)1位數(shù)字相異，則為規(guī)格化數(shù)1位數(shù)字相同，則為規(guī)格化數(shù)5、某字長為8位的計算機(jī)中，已知整型變量x、y的機(jī)器數(shù)分別為[x]

補(bǔ)

=l0110000。若整型變量z=2x+y/2，則z的機(jī)器數(shù)為（）。補(bǔ)A.11000000B.00100100C.10101010D.溢出6100MHz32/數(shù)據(jù)線復(fù)用，每傳輸一個地址或數(shù)據(jù)占用一個時鐘周期。若該總線支持突發(fā)（猝發(fā)）“”128位數(shù)據(jù)所需要的時間至少是（）。A.20ns B.40nsC.50ns D.80ns7、為了對n個設(shè)備使用總線的請求進(jìn)行仲裁，如果使用獨(dú)立請求方式，則需要（）根控制線。A.n C.2n 8、指令寄存器的位數(shù)取決（）。A.C.9、CPU中不包括（）。A.B.指令寄存器C.地址譯碼器D通用寄存器10、指令寄存器中寄存的是（）A.B.已執(zhí)行完了的指令C.正在執(zhí)行的指令D.要轉(zhuǎn)移的指令11、某計算機(jī)采用微程序控制器，共有32條指令，公共的取指令微程序包含2條微指令，各指令對應(yīng)的微程序平均由4條微指令組成，采用斷定法（下地址字，段法）確定下條微指令地址，則微指令中下地址字段的位數(shù)至少是（）。A.5 B.6 C.8 D.912、在通用計算機(jī)指令系統(tǒng)的二地址指令中，操作數(shù)的物理位置可安排在（）。I.一個主存單元和緩沖存儲器Ⅱ.兩個數(shù)據(jù)寄存器IⅡ.一個主存單元和一個數(shù)據(jù)寄存器IV.一個數(shù)據(jù)寄存器和一個控制存儲器V.一個主存單元和一個外存單元A.Ⅱ、、IV B.IⅡ、Ⅱ C.I、、Ⅲ 、Ⅱ、、V13、直接尋址的無條件轉(zhuǎn)移指令的功能是將指令中的地址碼送入（）。A.程序計數(shù)器（PC）B.累加器（ACC）C.指令寄存器（IR）D.地址寄存器（MAR）14、下列選項(xiàng)中，（）不是發(fā)生中斷請求的條件。A.一條指令執(zhí)行結(jié)束B.一次I/O操作結(jié)束C.機(jī)器內(nèi)部發(fā)生故障D.DMA15、下列選項(xiàng)中，用于提高RAID可靠性的措施有（）。I.磁盤鏡像II.條帶化III.IV.增加Cache機(jī)制A.僅I，II 僅I，III C.僅I，III，IV 僅II.、III，IV二、填空題16、主存儲器的性能指標(biāo)主要是存儲容量、存取時間和 17、一位十進(jìn)制數(shù)，用BCD碼表示位二進(jìn)制碼，用ASCII碼表示位二制碼。18、運(yùn)算器的兩個主要功能是， 19、·計算機(jī)硬件包、 、 適配器，輸入輸出設(shè)備。20、存儲 并按 順序執(zhí)行，這是諾依曼型計算機(jī)的工作原理。21、通道是一個特殊功能的 ，它有自己的 專門負(fù)責(zé)數(shù)據(jù)輸入輸出的傳輸控制。22、奔騰CPU中L2級cache的內(nèi)容的子集，內(nèi)容又是L2級cache的子集。23、計算機(jī)軟件一般分為兩大類：一類，另一類操作系統(tǒng)屬于 類。24、為了運(yùn)算器的高速性，采用進(jìn)位乘除法， 等并行技術(shù)施。25、雙端口存儲器和多模塊交叉存儲器屬于 存儲器結(jié)構(gòu)。前者采用 技術(shù)后者采用 技術(shù)。三、名詞解釋題26、程序：27、向量地址：28、固件：29、波特率：四、簡答題30、在什么條件下，I/0設(shè)備可以向CPU提出中斷請求？31、總線的分類方法主要有哪幾種？請分別按這幾種法說明總線的分類。32、什么是CISC？CISC指令系統(tǒng)的特點(diǎn)是什么？33、對于二地址指令而言，操作數(shù)的物理地址可安排在什么地方？舉例說明。五、計算題34、用一個時鐘頻率為40MHzCPI、MIPS速率和程序的執(zhí)行時間（N條指令）。35、設(shè)有一個1MB容量的存儲器，字長為32位，問：若按字節(jié)編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按半字編址，地址寄存器、數(shù)據(jù)寄存器各為幾位？編址范圍為多大？若按字編址，地址寄存器、數(shù)據(jù)寄存器各為兒位？編址范圍為多大？36、一個Cache-主存系統(tǒng)，采用50MHz的時鐘，存儲器以每一個時鐘周期傳輸一個字的速率連續(xù)傳輸8個字，以支持塊長為8個字的Cache，且每個字長為32位。假設(shè)讀操作所花費(fèi)的時間：1個周期接收地址，3個周期延遲，8個周期傳輸8個字；寫操作所花費(fèi)的時間：1個周期接收地址，2個周期延遲，8個周期傳輸8個字，3個周期恢復(fù)和寫入糾錯碼。求下述幾種情況下的存儲器的帶寬。全部訪問為讀操作。全部訪問為寫操作。3）65%的訪問為讀操作，35%的訪問為寫操作。六、綜合題37、某計算機(jī)的主存地址空間大小為256MB，按字節(jié)編址。指令Cache和數(shù)據(jù)Cache分離，均有8個Cache行，每個Cache行大小為64B，數(shù)據(jù)Cache采用直接映射方式?，F(xiàn)有兩個功能相同的程序A和B，其偽代碼如下所示：假定int類型數(shù)據(jù)用32位補(bǔ)碼表示，程序編譯時，i、j、sum均分配在寄存器中，數(shù)組a按行優(yōu)先方式存放，其首地址為320（+進(jìn)制）。請回答下列問題，要求說明理由或給出計算過程。若不考慮用于Cache一致性維護(hù)和替換算法的控制位，則數(shù)據(jù)Cache的總?cè)萘繛槎嗌伲繑?shù)組元素a[0][31]和a[1][1]各自所在的主存塊對應(yīng)的Cache行號分別是多少（Cache行號從0開始）？程序A和B的數(shù)據(jù)訪問命中率各是多少？哪個程序的執(zhí)行時間更短？38、現(xiàn)有4級流水線，分別完成取指、指令譯碼并取數(shù)、運(yùn)算、回寫4步操作，假設(shè)完成各部操作的時間依次為100ns，100ns，80ns，50ns。試問：流水線的操作周期應(yīng)設(shè)計為多少？試給出相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)的例子（假設(shè)在硬件上不采取措施），析第2條指令要推遲多少時間進(jìn)行才不會出錯？3）如果在硬件設(shè)計上加以改進(jìn)，至少需要推遲多少時間？39、某機(jī)器字長32位，CPU內(nèi)有32個32位的通用寄存器，設(shè)計一種能容納64種操作的指令系統(tǒng)，設(shè)指令字長等于機(jī)器字長。如果主存可直接或間接尋址，采用寄存器-存儲空間是多少？試畫出指令格式。在1）的基礎(chǔ)上，如果采用通用寄存器作為基址寄存器，則上述寄存器-存儲器間。參考答案一、選擇題、D、A、D、C、A、C、C、B、C10、C，、C、B、A、A、B二、填空題16、存儲周期存儲器帶寬17、4 718、算術(shù)運(yùn)算邏輯運(yùn)算19、運(yùn)算器存儲器控制器20、程序地址21、處理器指令和程序22、主存L1級cache23、系統(tǒng)軟件應(yīng)用軟件系統(tǒng)軟件24、先行陣列流水線25、并行空間并行時間并行三、名詞解釋題26、程序：完成某種功能的指令序列。27、向量地址：向量地址是存放服務(wù)程序入口地址的存儲單元地址，它由硬件形成3.雙重分組跳躍進(jìn)位：n位全加器分成若干大組，大組內(nèi)又分成若干小組，大組中小組的最高進(jìn)位同時產(chǎn)生，大組與大組間的進(jìn)位串行傳送。28、固件：固化在硬件中的固定不變的常用軟件。29、波特率：碼元傳輸速率，每秒通過信道傳輸?shù)拇a元數(shù)。（傳的是信號）四、簡答題30、答：I/0設(shè)備向CPU提出中斷請求的條件是：I/0接口中的設(shè)備工作完成狀態(tài)為1（D=1），中斷屏蔽碼為0（MASK=0），且CPU查詢中斷時，中斷請求觸發(fā)器狀態(tài)為1（INTR=1）。31、答：A、按時序控制方式分為：同步總線（含同步擴(kuò)展總線），部總線。32、答：CISC指令系統(tǒng)復(fù)雜龐大，指2，3⑵⑶⑷⑸可訪存指⑹⑺序控制器33、答：對于二地址指令而言，操作數(shù)的物理地址可安排在寄存器內(nèi)、指令中或內(nèi)存單元內(nèi)等。五、計算題34、解：CPI即執(zhí)行一條指令所需的時鐘周期數(shù)。本標(biāo)準(zhǔn)測試程序共包含4種指令，那么CPl就是這4種指令的數(shù)學(xué)期望，故CPl=1×60%+2×18%+4×12%+8×10%=2.24MIPS即每秒執(zhí)行百萬條指令數(shù)。已知處理器的時鐘頻率為40MHz，即每秒包含40M個時鐘周期，故MIPS=40/CPl=40/2.24≈17.9程序執(zhí)行時間自然就等于程序包含的指令數(shù)×CP1x故程序執(zhí)行時間0s35、解析：字長為32位，若按半字編址，則每個存儲單元存放16位；若按字編址，則每個存儲單元存放32位。若按字節(jié)編址，1MB=220×8bit208位，編址范圍為00000H~FFFFFH。19位，數(shù)據(jù)寄存器為1600000H~7FFFFH。18位，數(shù)據(jù)寄存器為3200000H~3FFFFH。歸納總結(jié)：主存容量確定后，編址單位越大，對應(yīng)的存儲單元數(shù)量就越少。因此，隨著編址單位的變大，地址寄存器的位數(shù)減少，數(shù)據(jù)寄存器的位數(shù)增加。其實(shí)這個可以這么來理解，醫(yī)院需要放置1000個床位，每個房間放的床位多了，需要的房間自然就少了。36、解析：由于存儲系統(tǒng)采用50MHz的時鐘，因此每·個時鐘周期為1/（50MHz）=20ns。Tr=（1+3+8）×20ns=240ns故存儲器的帶寬為Br=8/Tr=8/（240×10-9）=33.3×106字/s=133.2MB/sTr=（1+2+8+3）×20ns=280ns故存儲器的帶寬為Bw=8/Tw=8/（280×10-9）=28.6×106字/s=114.4MB/s讀/寫操作合在一起的加權(quán)時間為故存儲器的帶寬為B=8/T=8/（254×10-9）=31.5×106字/s=126MB/S六、綜合題37、解析：1）Cache結(jié)構(gòu)如下。VV…TagData此處的行即為塊（Block）。直接映射下，每塊的Cache結(jié)構(gòu)一般分為4個部分，其中，V：1位，表示所在的塊是否有效?！罕硎居糜贑ache一致性維護(hù)和替換算法的控制位。TAG：地址轉(zhuǎn)換標(biāo)記。如果不計算“…”部分，則Cache的大小由V、Tag和Data（數(shù)據(jù)）3部分組成。在直接映射中，可以將地址分為如下3個部分：TagTag快索引塊內(nèi)本題中，總的尋址位數(shù)為28位（228=256M）：塊內(nèi)位為6位（25-64），5~0位；塊索引為3位（23=8），8~6位。因此，Tag=28-6-3=19位，即27~9位。每行（塊）的大小=V+Tag+數(shù)據(jù)=1+19+64×8位。數(shù)據(jù)Cache有8行，總?cè)萘繛椋?+19+64×8）×8/8=532B。由于數(shù)組在存儲器中按行優(yōu)先方式存放，因此每個數(shù)組元素占4B首地址為320，因此可知：a[0][31]在存儲器中的地址為320+31×4=444=000110111100Ba[l][1]在存儲器中的地址為320+（256+1）×4=1348=010101000100B按直接映射方式，地址分為3部分，塊索引在地址的8~6位，因此兩地址所對應(yīng)的塊索引分別為6（110B）、5（101B）。數(shù)組a大小64B，相當(dāng)于16A，如果是按行連續(xù)存放的，那么從主存讀入一塊到Cache（一次失配）后，隨后的15次便都Cache命中，讀一次管16次，因此命中率為[（216-212）/216]×100%=93.75%程序B隨列訪問數(shù)組a，由于Cache的容量太小，讀入的數(shù)據(jù)塊留不到下次用便又被替換，因此每次都失敗，命中率為0%。另一種算法是，由于數(shù)組a一行的數(shù)據(jù)量為1KB>64B，因此訪問第0行時，每個元素都不命中，由于數(shù)組有256列，數(shù)據(jù)Cache僅有8行，故訪問數(shù)組后續(xù)列元素仍然不命中，于是程序B的數(shù)據(jù)訪問命中率為0%。由于從Cache讀數(shù)據(jù)比從內(nèi)存讀數(shù)據(jù)快很多，因此程序A的執(zhí)行時間更短。分析：、Tag、Data是每個Cache塊（行）的必要組成。為了提高效率或者實(shí)行替換算法，每個塊還需要一些控制位，這些位根據(jù)不同的設(shè)計要求而定。本題中計算兩個數(shù)組元素的地址是關(guān)鍵。式，以及命中率的定義。38、解析：流水線操作的時鐘周期T應(yīng)按4T=100ns.ADDR1，R2，R3（R2）+（R3）→R1（將寄存器R2和R3的內(nèi)容相加存儲到寄存器RI）SUBR4，R1，R5（R1）-（R5）→R4（將寄存器R1的內(nèi)容減去寄存器R5的內(nèi)容，并將相減的結(jié)果存儲到寄存器R4）分析如下：首先這兩條指令發(fā)生寫后讀（RAW）相關(guān)。兩條指令在流水線中的執(zhí)行情況見表。ADD指令在時鐘4時將結(jié)果寫入寄存器堆（R1），但SUB指令在時鐘3時讀寄存器堆（R1）ADDR1，SUBR1SUB指令先R1.ADDR12條SUB至少應(yīng)該推遲兩個時鐘周期SUB指令中的指令譯碼ADD指令的寫回周期之后才能保證不會出錯，見表。如果硬件上加以改進(jìn)，則只延遲一個時鐘周期即可（100ns）ADD指候?qū)⒔Y(jié)果快速地送入寄存器RI，而不需要等到寫回周期完成，見表。39、解析：根據(jù)題意，可設(shè)計出