電子技術(shù)課件第5章-時序邏輯電路

第5章時序邏輯電路5.1雙穩(wěn)態(tài)觸發(fā)器5.2寄存器5.3計數(shù)器第5章時序邏輯電路5.1雙穩(wěn)態(tài)觸發(fā)器5.2寄存器5.3數(shù)字電路組合邏輯電路時序邏輯電路由邏輯門組成由觸發(fā)器組成輸出信號隨著輸入信號消失輸出信號沒有消失。具有記憶功能！返回5.1雙穩(wěn)態(tài)觸發(fā)器數(shù)字電路組合邏輯電路時序邏輯電路由邏輯門組成由觸發(fā)器組成輸出5.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的輸出狀態(tài)為0或1；輸出狀態(tài)不僅和現(xiàn)時的輸入有關，還與原來的輸出狀態(tài)有關；雙穩(wěn)態(tài)觸發(fā)器具有記憶功能。目前常用的有R-S觸發(fā)器、D型觸發(fā)器、J－K觸發(fā)器等。雙穩(wěn)態(tài)觸發(fā)器的內(nèi)部由邏輯門組成；返回5.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的輸出狀態(tài)為0或1；輸出狀態(tài)能力知識點1R-S觸發(fā)器

1.基本R-S觸發(fā)器的結(jié)構(gòu)反饋線兩個輸入端兩個輸出端，狀態(tài)相反。負脈沖低電平使觸發(fā)器輸出0或1。返回能力知識點1R-S觸發(fā)器1.基本R-S觸發(fā)器的結(jié)構(gòu)反2.邏輯功能分析：設原狀態(tài)：0101110輸出仍保持：0返回RD=0,SD=1時,不論原來狀態(tài)如何，Q=0。2.邏輯功能分析：設原狀態(tài)：0101110輸出仍保持：0返回設原狀態(tài)：0110011輸出變?yōu)椋?RD=1,SD=0時,不論原來狀態(tài)如何，Q=1。返回設原狀態(tài)：0110011輸出變?yōu)椋?RD=1,SD=0時,設原狀態(tài)：011110輸出仍為：100返回設原狀態(tài)：011110輸出仍為：100返回設原狀態(tài)：101101輸出仍為：011RD=1,SD=1時,Q保持原來狀態(tài)不變。返回設原狀態(tài)：101101輸出仍為：011RD=1,SD=1時設原狀態(tài)：01001輸出全為1，實際工作中這是不允許出現(xiàn)的！因為，當RD、SD的低電平信號消失后，輸出端的狀態(tài)不能確定。1當RD=SD=0同時變?yōu)?時，翻轉(zhuǎn)快的門輸出變?yōu)?，另一個不翻轉(zhuǎn)。例如，B門翻轉(zhuǎn)快...11001返回設原狀態(tài)：01001輸出全為1，實際工作中這是不允許出現(xiàn)的！真值表:1101010100不定同時變1后輸出狀態(tài)不能確定。置1端置0端基本R-S觸發(fā)器是其它觸發(fā)器組成的一部分，其作用是預置其它觸發(fā)器的初始狀態(tài)。返回真值表:1101010100不定同時變1后輸出置1端置0端基能力知識點2J-K觸發(fā)器

主從型J－K觸發(fā)器是由兩個可控R－S觸發(fā)器外加一個非門組成。其中F1和F2為R—S觸發(fā)器。主觸發(fā)器從觸發(fā)器時鐘脈沖反饋線返回能力知識點2J-K觸發(fā)器主從型J－K觸發(fā)器是由功能分析：時鐘沒來之前，首先將觸發(fā)器置0，即C=0時,主觸發(fā)器不工作，從觸發(fā)器工作，接收信息。0C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；01001返回功能分析：時鐘沒來之前，首先將觸發(fā)器置0，即C=0時,主觸發(fā)（1）J=1,K=00當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1010001返回（1）J=1,K=00當C=1時，主觸發(fā)器工作，從觸發(fā)（1）J=1,K=00101010當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。011后沿返回（1）J=1,K=00101010當C=0時，主觸發(fā)器（2）J=1,K=10當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1110001返回（2）J=1,K=10當C=1時，主觸發(fā)器工作，從觸發(fā)（2）J=1,K=10111010當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。011后沿返回（2）J=1,K=10111010當C=0時，主觸發(fā)器（2）J=1,K=11當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1110110返回（2）J=1,K=11當C=1時，主觸發(fā)器工作，從觸發(fā)（2）J=1,K=111110110當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。010由上分析可見：當J=1，K=1時，在時鐘脈沖的后沿來到時，觸發(fā)器翻轉(zhuǎn)，原來是0就翻成1，原來是1就翻成0。返回（2）J=1,K=111110110當C=0時，主觸發(fā)真值表真值表和邏輯符號邏輯符號應用：組成分頻器、寄存器和計數(shù)器。觸發(fā)器后沿翻轉(zhuǎn)返回真值表真值表和邏輯符號邏輯符號應用：組成分頻器、寄存器和計數(shù)CKJ【例5.1】已知J－K觸發(fā)器的輸入波形如圖所示，試畫出的波形。返回CKJ【例5.1】已知J－K觸發(fā)器的輸入波形如圖所示，試畫出【例5.2】已知J－K觸發(fā)器如圖所示，試畫出在時鐘脈沖的作用下，輸出端Q的波形。解J-K觸發(fā)器接成計數(shù)狀態(tài)，組成2分頻器。返回【例5.2】已知J－K觸發(fā)器如圖所示，試畫出在時鐘脈沖的能力知識點3D觸發(fā)器

為了解決空翻問題，由六個與非門組成維持阻塞型D觸發(fā)器，邏輯電路如圖所示。&e&f&c&d&a&bDC邏輯符號觸發(fā)器前沿翻轉(zhuǎn)一個輸入端返回能力知識點3D觸發(fā)器為了解決空翻問題，由六個與非門組其翻轉(zhuǎn)過程請自行分析。真值表D觸發(fā)器的輸出狀態(tài)隨著輸入狀態(tài)變化。返回其翻轉(zhuǎn)過程請自行分析。真值表D觸發(fā)器的輸出狀態(tài)隨著輸入狀態(tài)變【例5.3】畫出D觸發(fā)器的輸出波形。解返回【例5.3】畫出D觸發(fā)器的輸出波形。解返回(74LS73)J-K觸發(fā)器的管腳圖(74LS74)D觸發(fā)器的管腳圖返回(74LS73)(74LS74)返回5.2寄存器寄存器：數(shù)碼寄存器和移位寄存器。寄存器的組成：觸發(fā)器及其附加邏輯門。寄存數(shù)碼的位數(shù)：n個觸發(fā)器可以寄存n位數(shù)碼。寄存數(shù)碼的輸入方式：并行輸入與串行輸入。寄存數(shù)碼的輸出方式：并行輸出與串行輸出。返回5.2寄存器寄存器：數(shù)碼寄存器和移位寄存器。寄存器的組成：返回能力知識點1數(shù)碼寄存器

四位數(shù)碼寄存器分析：送入寄存數(shù)碼1

0

1

1清零0000寄存數(shù)碼0

1

0

01

0

1

1取出數(shù)碼1

0

1

1返回能力知識點1數(shù)碼寄存器四位數(shù)碼寄存器分析：送入寄存能力知識點2移位寄存器

移位：來一個時鐘脈沖，寄存器就寄存一位數(shù)碼，所存的數(shù)碼在時鐘脈沖的作用下，向左或向右移動。根據(jù)移位的方向，分成左移寄存器、右移寄存器和雙向移位寄存器。寄存數(shù)碼的輸入、輸出方式：1.串行輸入、串行輸出；2.串行輸入、并行輸出；3.并行輸入、串行輸出；4.并行輸入、并行輸出；返回能力知識點2移位寄存器移位：來一個時鐘脈沖，寄存器就寄四位左移寄存器數(shù)碼左移一位清零左移控制端為高電平0

0

0

01C=1,送最高位1100001

0

0

0C=2,送次高位111111返回左移控制端左移：在移位脈沖作用下，寄存器中的數(shù)碼依次由高位向低位移動一位，稱為左移。反之，稱為右移。數(shù)碼左移二位寄存數(shù)碼：1101返回四位左移寄存器數(shù)碼左移一位清零左移控制端為高電平0工作原理分析：C=3,送次低位00

0

0

01100001

0

0

011111數(shù)碼左移三位0101011C=4,送最低位1110111011數(shù)碼左移四位經(jīng)4個移位脈沖，數(shù)碼1101存入寄存器中。若要串行取出1101，需經(jīng)4個時鐘脈沖，從最低位觸發(fā)器的輸出端取出。左移控制端返回工作原理分析：C=3,送次低位00074LS173四位寄存器：并入、并出工作方式。集成寄存器簡介

送數(shù)控制端，低電平有效。取數(shù)控制端，低電平有效。清零端，高電平有效。寄存指令，高電平有效。返回74LS173四位寄存器：并入、并出工作方式。集成寄存器簡介清零寄存數(shù)碼過程：送數(shù)控制端置00接入時鐘脈沖加入寄存數(shù)碼

10

101010數(shù)碼被寄存取數(shù)控制端置00取出1010

10

10

10

10返回清零寄存數(shù)碼過程：送數(shù)控制端置00接入時鐘脈沖加入寄存數(shù)碼返回5.3計數(shù)器計數(shù)器：累計輸入脈沖的個數(shù)。可以進行加法計數(shù)、減法計數(shù)及可逆計數(shù)。工作方式：二進制計數(shù)器；計數(shù)器種類：N進制計數(shù)器。十進制計數(shù)器；同步和異步。返回5.3計數(shù)器計數(shù)器：累計輸入脈沖的個數(shù)?？梢赃M返回能力知識點1二進制加法計數(shù)器

異步：時鐘脈沖只加在最低位觸發(fā)器的時鐘脈沖端，相鄰高位觸發(fā)器的時鐘脈沖由相鄰低位觸發(fā)器的輸出信號提供。因此各個觸發(fā)器輸出狀態(tài)轉(zhuǎn)換的時間不同，故被稱為異步。四位二進制異步加法計數(shù)器1.異步二進制加法計數(shù)器。圖5.10四位二進制的異步加法計數(shù)器返回能力知識點1二進制加法計數(shù)器異步：時鐘脈沖只加在最分析步驟:1.寫出輸入端的邏輯表達式圖5.10四位二進制的異步加法計數(shù)器J2=K2=1J1=K1=1J0=K0=1J3=K3=123QC=返回分析步驟:1.寫出輸入端的邏輯表達式圖5.10四位二C000001120103001145010167011182.列狀態(tài)表00001011000C910111213141580000110001001101010111101111100101111160000返回C00000112010

計數(shù)器輸出波形：圖5.11四位二進制計數(shù)器的工作波形返回

能力知識點2N進制計數(shù)器

N進制計數(shù)器：返回能力知識點2N進制計數(shù)器N進制計數(shù)器：返回【例5.4】分析十進制計數(shù)器的計數(shù)原理。圖5.12例5.4的圖這是一個異步加法計數(shù)器。它的計數(shù)方法是：第一步：清零，Q3Q2Q1Q0=0000。第二步開始計數(shù)：從時鐘控制端輸入一個脈沖，輸出端就以一個四位二進制的形式輸出0001；第二個脈沖下降到來時，再加1，輸出0010……依此類推，分別輸出對應的四位二進制數(shù)。當輸出1001后的脈沖到來時，Q3=Q1=1輸入與非門然后清零，即輸出Q3Q2Q1Q0=1111。其狀態(tài)轉(zhuǎn)換圖如下：返回【例5.4】分析十進制計數(shù)器的計數(shù)原理。圖5.12例5.狀態(tài)轉(zhuǎn)換圖：從而構(gòu)成十進制計數(shù)器。返回狀態(tài)轉(zhuǎn)換圖：從而構(gòu)成十進制計數(shù)器。返回能力知識點3集成計數(shù)器

1.CT4090(74LS90)

集成計數(shù)器74LS90內(nèi)部含有兩個獨立的計數(shù)電路，一個是二進制計數(shù)器(C0為時鐘，Q0為輸出端)，另一個是五進制計數(shù)器(C1為時鐘，Q3Q2Q1為輸出端)。內(nèi)部邏輯電路返回能力知識點3集成計數(shù)器1.CT4090(74LS90CT4090(74LS90)

計數(shù)器是2－5－10進制計數(shù)器。返回CT4090(74LS90)計數(shù)器是2－5－10進制計數(shù)器置9端，高電平有效。置0端，高電平有效。返回置9端，置0端，返回【例5.5】分析N進制計數(shù)器的邏輯功能。置0端、置9端接地，計數(shù)器處于計數(shù)狀態(tài)。N1計數(shù)器接成十進制，從Q3Q2Q1Q0輸出；每來一個時鐘脈沖，計數(shù)器翻轉(zhuǎn)一次。

N2計數(shù)器接成二進制，從Q02輸出，每來十個時鐘脈沖，計數(shù)器翻轉(zhuǎn)一次。

返回【例5.5】分析N進制計數(shù)器的邏輯功能。置0端、置9端接地，20進制計數(shù)器的波形：返回20進制計數(shù)器的波形：返回【例5.6】采用“反饋清零法”將CT4090接成六進制和九進制計數(shù)器。反饋清零法：將計數(shù)器的任意輸出端和清零端相連接，當輸出端為高電平時，清零端立即清零，強迫計數(shù)器歸零。返回【例5.6】采用“反饋清零法”將CT4090接成六進制和九進當計數(shù)脈沖C0輸入時，計數(shù)器從“0000”開始計數(shù)，經(jīng)過五個脈沖后，計數(shù)器狀態(tài)為“0101”。當?shù)诹鶄€脈沖到來后，Q1變?yōu)?，使R0（1）和R0（2）同時為1，計數(shù)器立即清零，強迫計數(shù)器返回到初始狀態(tài)“0000”。計數(shù)器輸出0000，0001，0010，0011，0100，0101共六個數(shù)碼，則為六進制計數(shù)器。其狀態(tài)轉(zhuǎn)換圖如圖所示。返回當計數(shù)脈沖C0輸入時，計數(shù)器從“0000”開始計數(shù)，2.CT4160(74LS160)

集成計數(shù)器CT4160(74LS160)是具有預置數(shù)功能的四位同步十進制計數(shù)器。CT4160(74LS160)內(nèi)部是由J-K觸發(fā)器和附加門組成。管腳圖與功能表返回2.CT4160(74LS160)集成計數(shù)器CT4160置數(shù)端，低電平有效。預置數(shù)輸入端。利用置數(shù)端構(gòu)成N進制計數(shù)器沒有過渡狀態(tài)，所以CT4160在實際應用中廣泛應用。計數(shù)控制端，高電平有效。返回置數(shù)端，低電平有效。預置數(shù)輸入端。利用置數(shù)端構(gòu)成N進制計數(shù)器【例5.7】試用預置數(shù)功能將CT4160計數(shù)器組成六進制計數(shù)器。此計數(shù)器為六進制計數(shù)器。返回【例5.7】試用預置數(shù)功能將CT4160計數(shù)器組成六進制計數(shù)3.CT4161(74LS161)

集成計數(shù)器CT4161(74LS161)是具有預置數(shù)功能的四位同步十六進制計數(shù)器。CT4161(74LS161)內(nèi)部是由J-K觸發(fā)器和附加門組成。管腳圖與功能表與CT4160相同。返回3.CT4161(74LS161)集成計數(shù)器CT4161【例5.8】試用CT4161計數(shù)器組成十二進制計數(shù)器。此計數(shù)器為十二進制計數(shù)器。返回【例5.8】試用CT4161計數(shù)器組成十二進制計數(shù)器。此計數(shù)【例5.9】試分析譯碼顯示電路的工作原理。預置數(shù)為0000反饋歸零輸出十進制低電平輸出的譯碼器共陽極數(shù)碼管顯示0-9返回【例5.9】試分析譯碼顯示電路的工作原理。預置數(shù)為0000反【例5.10】啤酒裝箱生產(chǎn)線，每天傳送產(chǎn)品上萬箱，每箱裝20件產(chǎn)品。試擬出該生產(chǎn)線自動裝箱的計數(shù)、譯碼和數(shù)字顯示電路的方案圖，并說明其工作原理。圖5.24裝箱生產(chǎn)線計數(shù)系統(tǒng)返回【例5.10】啤酒裝箱生產(chǎn)線，每天傳送產(chǎn)品上萬箱，每箱裝20返回本章小結(jié)1．雙穩(wěn)態(tài)觸發(fā)器常用的雙穩(wěn)態(tài)觸發(fā)器有RS觸發(fā)器，JK觸發(fā)器及D觸發(fā)器。2．寄存器寄存器是用來存放數(shù)碼或指令的基本部件。有數(shù)碼寄存器和移位寄存器兩類。3．計數(shù)器計數(shù)器是能累計脈沖個數(shù)的部件。從進位制來分，有二進制計數(shù)器和N進制計數(shù)器兩大類。從計數(shù)脈沖是否同時加到各個觸發(fā)器來分，又有異步計數(shù)器和同步計數(shù)器。返回本章小結(jié)1．雙穩(wěn)態(tài)觸發(fā)器2．寄存器3．計數(shù)器第5章結(jié)束電子技術(shù)基礎第5章結(jié)束電子技術(shù)基礎第5章時序邏輯電路5.1雙穩(wěn)態(tài)觸發(fā)器5.2寄存器5.3計數(shù)器第5章時序邏輯電路5.1雙穩(wěn)態(tài)觸發(fā)器5.2寄存器5.3數(shù)字電路組合邏輯電路時序邏輯電路由邏輯門組成由觸發(fā)器組成輸出信號隨著輸入信號消失輸出信號沒有消失。具有記憶功能！返回5.1雙穩(wěn)態(tài)觸發(fā)器數(shù)字電路組合邏輯電路時序邏輯電路由邏輯門組成由觸發(fā)器組成輸出5.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的輸出狀態(tài)為0或1；輸出狀態(tài)不僅和現(xiàn)時的輸入有關，還與原來的輸出狀態(tài)有關；雙穩(wěn)態(tài)觸發(fā)器具有記憶功能。目前常用的有R-S觸發(fā)器、D型觸發(fā)器、J－K觸發(fā)器等。雙穩(wěn)態(tài)觸發(fā)器的內(nèi)部由邏輯門組成；返回5.1雙穩(wěn)態(tài)觸發(fā)器雙穩(wěn)態(tài)觸發(fā)器的輸出狀態(tài)為0或1；輸出狀態(tài)能力知識點1R-S觸發(fā)器

1.基本R-S觸發(fā)器的結(jié)構(gòu)反饋線兩個輸入端兩個輸出端，狀態(tài)相反。負脈沖低電平使觸發(fā)器輸出0或1。返回能力知識點1R-S觸發(fā)器1.基本R-S觸發(fā)器的結(jié)構(gòu)反2.邏輯功能分析：設原狀態(tài)：0101110輸出仍保持：0返回RD=0,SD=1時,不論原來狀態(tài)如何，Q=0。2.邏輯功能分析：設原狀態(tài)：0101110輸出仍保持：0返回設原狀態(tài)：0110011輸出變?yōu)椋?RD=1,SD=0時,不論原來狀態(tài)如何，Q=1。返回設原狀態(tài)：0110011輸出變?yōu)椋?RD=1,SD=0時,設原狀態(tài)：011110輸出仍為：100返回設原狀態(tài)：011110輸出仍為：100返回設原狀態(tài)：101101輸出仍為：011RD=1,SD=1時,Q保持原來狀態(tài)不變。返回設原狀態(tài)：101101輸出仍為：011RD=1,SD=1時設原狀態(tài)：01001輸出全為1，實際工作中這是不允許出現(xiàn)的！因為，當RD、SD的低電平信號消失后，輸出端的狀態(tài)不能確定。1當RD=SD=0同時變?yōu)?時，翻轉(zhuǎn)快的門輸出變?yōu)?，另一個不翻轉(zhuǎn)。例如，B門翻轉(zhuǎn)快...11001返回設原狀態(tài)：01001輸出全為1，實際工作中這是不允許出現(xiàn)的！真值表:1101010100不定同時變1后輸出狀態(tài)不能確定。置1端置0端基本R-S觸發(fā)器是其它觸發(fā)器組成的一部分，其作用是預置其它觸發(fā)器的初始狀態(tài)。返回真值表:1101010100不定同時變1后輸出置1端置0端基能力知識點2J-K觸發(fā)器

主從型J－K觸發(fā)器是由兩個可控R－S觸發(fā)器外加一個非門組成。其中F1和F2為R—S觸發(fā)器。主觸發(fā)器從觸發(fā)器時鐘脈沖反饋線返回能力知識點2J-K觸發(fā)器主從型J－K觸發(fā)器是由功能分析：時鐘沒來之前，首先將觸發(fā)器置0，即C=0時,主觸發(fā)器不工作，從觸發(fā)器工作，接收信息。0C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；01001返回功能分析：時鐘沒來之前，首先將觸發(fā)器置0，即C=0時,主觸發(fā)（1）J=1,K=00當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1010001返回（1）J=1,K=00當C=1時，主觸發(fā)器工作，從觸發(fā)（1）J=1,K=00101010當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。011后沿返回（1）J=1,K=00101010當C=0時，主觸發(fā)器（2）J=1,K=10當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1110001返回（2）J=1,K=10當C=1時，主觸發(fā)器工作，從觸發(fā)（2）J=1,K=10111010當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。011后沿返回（2）J=1,K=10111010當C=0時，主觸發(fā)器（2）J=1,K=11當C=1時，主觸發(fā)器工作，從觸發(fā)器不工作；1110110返回（2）J=1,K=11當C=1時，主觸發(fā)器工作，從觸發(fā)（2）J=1,K=111110110當C=0時，主觸發(fā)器不工作，從觸發(fā)器工作；接收信息。010由上分析可見：當J=1，K=1時，在時鐘脈沖的后沿來到時，觸發(fā)器翻轉(zhuǎn)，原來是0就翻成1，原來是1就翻成0。返回（2）J=1,K=111110110當C=0時，主觸發(fā)真值表真值表和邏輯符號邏輯符號應用：組成分頻器、寄存器和計數(shù)器。觸發(fā)器后沿翻轉(zhuǎn)返回真值表真值表和邏輯符號邏輯符號應用：組成分頻器、寄存器和計數(shù)CKJ【例5.1】已知J－K觸發(fā)器的輸入波形如圖所示，試畫出的波形。返回CKJ【例5.1】已知J－K觸發(fā)器的輸入波形如圖所示，試畫出【例5.2】已知J－K觸發(fā)器如圖所示，試畫出在時鐘脈沖的作用下，輸出端Q的波形。解J-K觸發(fā)器接成計數(shù)狀態(tài)，組成2分頻器。返回【例5.2】已知J－K觸發(fā)器如圖所示，試畫出在時鐘脈沖的能力知識點3D觸發(fā)器

為了解決空翻問題，由六個與非門組成維持阻塞型D觸發(fā)器，邏輯電路如圖所示。&e&f&c&d&a&bDC邏輯符號觸發(fā)器前沿翻轉(zhuǎn)一個輸入端返回能力知識點3D觸發(fā)器為了解決空翻問題，由六個與非門組其翻轉(zhuǎn)過程請自行分析。真值表D觸發(fā)器的輸出狀態(tài)隨著輸入狀態(tài)變化。返回其翻轉(zhuǎn)過程請自行分析。真值表D觸發(fā)器的輸出狀態(tài)隨著輸入狀態(tài)變【例5.3】畫出D觸發(fā)器的輸出波形。解返回【例5.3】畫出D觸發(fā)器的輸出波形。解返回(74LS73)J-K觸發(fā)器的管腳圖(74LS74)D觸發(fā)器的管腳圖返回(74LS73)(74LS74)返回5.2寄存器寄存器：數(shù)碼寄存器和移位寄存器。寄存器的組成：觸發(fā)器及其附加邏輯門。寄存數(shù)碼的位數(shù)：n個觸發(fā)器可以寄存n位數(shù)碼。寄存數(shù)碼的輸入方式：并行輸入與串行輸入。寄存數(shù)碼的輸出方式：并行輸出與串行輸出。返回5.2寄存器寄存器：數(shù)碼寄存器和移位寄存器。寄存器的組成：返回能力知識點1數(shù)碼寄存器

四位數(shù)碼寄存器分析：送入寄存數(shù)碼1

0

1

1清零0000寄存數(shù)碼0

1

0

01

0

1

1取出數(shù)碼1

0

1

1返回能力知識點1數(shù)碼寄存器四位數(shù)碼寄存器分析：送入寄存能力知識點2移位寄存器

移位：來一個時鐘脈沖，寄存器就寄存一位數(shù)碼，所存的數(shù)碼在時鐘脈沖的作用下，向左或向右移動。根據(jù)移位的方向，分成左移寄存器、右移寄存器和雙向移位寄存器。寄存數(shù)碼的輸入、輸出方式：1.串行輸入、串行輸出；2.串行輸入、并行輸出；3.并行輸入、串行輸出；4.并行輸入、并行輸出；返回能力知識點2移位寄存器移位：來一個時鐘脈沖，寄存器就寄四位左移寄存器數(shù)碼左移一位清零左移控制端為高電平0

0

0

01C=1,送最高位1100001

0

0

0C=2,送次高位111111返回左移控制端左移：在移位脈沖作用下，寄存器中的數(shù)碼依次由高位向低位移動一位，稱為左移。反之，稱為右移。數(shù)碼左移二位寄存數(shù)碼：1101返回四位左移寄存器數(shù)碼左移一位清零左移控制端為高電平0工作原理分析：C=3,送次低位00

0

0

01100001

0

0

011111數(shù)碼左移三位0101011C=4,送最低位1110111011數(shù)碼左移四位經(jīng)4個移位脈沖，數(shù)碼1101存入寄存器中。若要串行取出1101，需經(jīng)4個時鐘脈沖，從最低位觸發(fā)器的輸出端取出。左移控制端返回工作原理分析：C=3,送次低位00074LS173四位寄存器：并入、并出工作方式。集成寄存器簡介

送數(shù)控制端，低電平有效。取數(shù)控制端，低電平有效。清零端，高電平有效。寄存指令，高電平有效。返回74LS173四位寄存器：并入、并出工作方式。集成寄存器簡介清零寄存數(shù)碼過程：送數(shù)控制端置00接入時鐘脈沖加入寄存數(shù)碼

10

101010數(shù)碼被寄存取數(shù)控制端置00取出1010

10

10

10

10返回清零寄存數(shù)碼過程：送數(shù)控制端置00接入時鐘脈沖加入寄存數(shù)碼返回5.3計數(shù)器計數(shù)器：累計輸入脈沖的個數(shù)。可以進行加法計數(shù)、減法計數(shù)及可逆計數(shù)。工作方式：二進制計數(shù)器；計數(shù)器種類：N進制計數(shù)器。十進制計數(shù)器；同步和異步。返回5.3計數(shù)器計數(shù)器：累計輸入脈沖的個數(shù)?？梢赃M返回能力知識點1二進制加法計數(shù)器

異步：時鐘脈沖只加在最低位觸發(fā)器的時鐘脈沖端，相鄰高位觸發(fā)器的時鐘脈沖由相鄰低位觸發(fā)器的輸出信號提供。因此各個觸發(fā)器輸出狀態(tài)轉(zhuǎn)換的時間不同，故被稱為異步。四位二進制異步加法計數(shù)器1.異步二進制加法計數(shù)器。圖5.10四位二進制的異步加法計數(shù)器返回能力知識點1二進制加法計數(shù)器異步：時鐘脈沖只加在最分析步驟:1.寫出輸入端的邏輯表達式圖5.10四位二進制的異步加法計數(shù)器J2=K2=1J1=K1=1J0=K0=1J3=K3=123QC=返回分析步驟:1.寫出輸入端的邏輯表達式圖5.10四位二C000001120103001145010167011182.列狀態(tài)表00001011000C910111213141580000110001001101010111101111100101111160000返回C00000112010

計數(shù)器輸出波形：圖5.11四位二進制計數(shù)器的工作波形返回

能力知識點2N進制計數(shù)器

N進制計數(shù)器：返回能力知識點2N進制計數(shù)器N進制計數(shù)器：返回【例5.4】分析十進制計數(shù)器的計數(shù)原理。圖5.12例5.4的圖這是一個異步加法計數(shù)器。它的計數(shù)方法是：第一步：清零，Q3Q2Q1Q0=0000。第二步開始計數(shù)：從時鐘控制端輸入一個脈沖，輸出端就以一個四位二進制的形式輸出0001；第二個脈沖下降到來時，再加1，輸出0010……依此類推，分別輸出對應的四位二進制數(shù)。當輸出1001后的脈沖到來時，Q3=Q1=1輸入與非門然后清零，即輸出Q3Q2Q1Q0=1111。其狀態(tài)轉(zhuǎn)換圖如下：返回【例5.4】分析十進制計數(shù)器的計數(shù)原理。圖5.12例5.狀態(tài)轉(zhuǎn)換圖：從而構(gòu)成十進制計數(shù)器。返回狀態(tài)轉(zhuǎn)換圖：從而構(gòu)成十進制計數(shù)器。返回能力知識點3集成計數(shù)器

1.CT4090(74LS90)

集成計數(shù)器74LS90內(nèi)部含有兩個獨立的計數(shù)電路，一個是二進制計數(shù)器(C0為時鐘，Q0為輸出端)，另一個是五進制計數(shù)器(C1為時鐘，Q3Q2Q1為輸出端)。內(nèi)部邏輯電路返回能力知識點3集成計數(shù)器1.CT4090(74LS90CT4090(74LS90)

計數(shù)器是2－5－10進制計數(shù)器。返回CT4090(74LS90)計數(shù)器是2－5－10進制計數(shù)器置9端，高電平有效。置0端，高電平有效。返回置9端，置0端，返回【例5.5】分析N進制計數(shù)器的邏輯功能。置0端、置9端接地，計數(shù)器處于計數(shù)狀態(tài)。N1計數(shù)器接成十進制，從Q3Q2Q1Q0輸出；每來一個時鐘脈沖，計數(shù)器翻轉(zhuǎn)一次。

N2計數(shù)器接成二進制，從Q02輸出，每來十個時鐘脈沖，計數(shù)器翻轉(zhuǎn)一次。

返回【例5.