SOC課件 第四章 IP核的設(shè)計、選擇與驗證

SoC技術(shù)原理與應(yīng)用主講：郭兵單位：四川大學(xué)計算機學(xué)院電話-mail：guobing@

2007年4月SoC技術(shù)原理與應(yīng)用主講：郭兵1第四章

IP核的設(shè)計、選擇與驗證引言主要內(nèi)容

IP核的應(yīng)用現(xiàn)狀I(lǐng)P核的應(yīng)用分類IP核的設(shè)計方法IP核的選擇方法

第四章

IP核的設(shè)計、選擇與驗證引言主要內(nèi)容IP核2IP核驗證環(huán)境主要內(nèi)容

IP核驗證過程可綜合性測試SynopsysDesignWareLibrary簡介一個基于DW8051的稅控機51核芯開實例IP核驗證環(huán)境主要內(nèi)容IP核驗證過程可綜合性測試S3美國ICE主編的“ASICStatus’99”中對IP和SoC的關(guān)系有這樣一段精彩的描述：“Yesterday’schipsaretoday’sreusableIPblocks，andcanbecombinedwithotherfunctions，likevideo，audio，analog，andI/O，toformulatewhatwenowknowassystemonchip（SoC）.”（昨天的芯片就是今天可復(fù)用的IP核，并能夠同其它的功能模塊相組合，如視頻、音頻、模擬和I/O模塊，形成我們今天稱之為SoC的東西）這個描述比較清楚地說明了一般的ASIC設(shè)計與可復(fù)用的IP核之間的演變關(guān)系，以及IP核對于SoC設(shè)計的重要性。由于IP核模塊需要完成行為4.1、引言美國ICE主編的“ASICStatus’94（Behavior）、結(jié)構(gòu)（Structure）和物理（Physics）三個設(shè)計域的設(shè)計，因此，IP模塊也就在三個層級上分別成為軟（Soft）IP核、固（Firm）IP核和硬（Hard）IP核。由于目前IP核的規(guī)范尚不統(tǒng)一，如何根據(jù)系統(tǒng)功能劃分、選擇合適的IP核，并進(jìn)行驗證，集成到自己的SoC設(shè)計中，滿足設(shè)計應(yīng)用的需要是關(guān)鍵。目前，許多IC設(shè)計都采用基于IP的ASIC設(shè)計方法，這些IP要么自行設(shè)計和積累，要么選擇向第三方專業(yè)IP公司外購，IP在整個IC及SoC設(shè)計行業(yè)中處于愈來愈重要的位置，因此，下面對IP的設(shè)計、選擇和驗證做一些簡要的介紹。（Behavior）、結(jié)構(gòu)（Structure）和物理（Ph54.2、IP核的應(yīng)用現(xiàn)狀在IC設(shè)計中，IP核復(fù)用可以有效地縮短產(chǎn)品開發(fā)周期并降低成本，然而目前整個IP核產(chǎn)業(yè)尚不成熟，行業(yè)規(guī)范和交流渠道的缺乏限制了IP核產(chǎn)業(yè)的發(fā)展。IP核是滿足特定規(guī)范，并能在設(shè)計中復(fù)用的功能模塊。根據(jù)功能不同，IP核可進(jìn)行參數(shù)化，但I(xiàn)P核供應(yīng)商必須提供相關(guān)的文檔以及IP核功能驗證方法。令人遺憾的是，目前還沒有業(yè)界普遍接受的規(guī)范，不同公司的IP核需要滿足的規(guī)范也不盡相同，這是在設(shè)計中很難融合不同廠商所提供IP核的一個主要原因。盡管一些組織提出了IP核應(yīng)滿足的標(biāo)準(zhǔn)，但迄今沒有一個能夠成為業(yè)界所廣泛接受的規(guī)范，因此，IP核集成仍面臨諸多問題。IP核可以在不同的硬件描述級實現(xiàn)，由此產(chǎn)生了三類IP核：軟核、固核和硬核，這種分類主要依4.2、IP核的應(yīng)用現(xiàn)狀在IC設(shè)計中，IP核復(fù)用可以有6據(jù)產(chǎn)品交付的方式，而這三種IP核的實現(xiàn)方法也各具特色。軟核通常以可綜合的HDL形式（RTL或門級網(wǎng)表）提供，可以供使用者進(jìn)行前端的邏輯仿真和時序驗證使用，因此，具有較高的靈活性，并與具體的實現(xiàn)工藝無關(guān)，其主要缺點是缺乏對時序、面積和功耗的預(yù)見性。由于軟核是以源代碼的形式提供，盡管源代碼可以采用加密方法，但其知識產(chǎn)權(quán)保護(hù)問題不容忽視。硬核則經(jīng)過完全的布局布線、以GDSII文件形式提供的IP核，一般都要經(jīng)過物理設(shè)計和特定的制造工藝的實際驗證，并且其結(jié)果要與仿真的結(jié)果相比較是吻合的后才能向市場提供。這種硬核既具有可預(yù)見性，同時還可以針對特定工藝或購買商進(jìn)行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而可移植性差，但由于無須提供寄存器傳輸級（RTL）文件，因而更易于實現(xiàn)IP核保護(hù)。據(jù)產(chǎn)品交付的方式，而這三種IP核的實現(xiàn)方法也各具特色。7固核則是軟核和硬核的折衷。大多數(shù)應(yīng)用于FPGA的IP核均為固核，固核有助于用戶調(diào)節(jié)參數(shù)并增強可復(fù)用性。固核通常以加密形式提供，這樣實際的RTL對用戶是不可見的，但布局和布線靈活。在這些加密的固核中，如果對固核進(jìn)行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口（GUI）方便地對參數(shù)進(jìn)行操作。對于那些對時序要求嚴(yán)格的固核（如PCI接口IP核），可預(yù)布線特定信號或分配特定的布線資源，以滿足時序要求。由于固核是預(yù)先設(shè)計的代碼模塊，因此，這有可能影響包含該固核的整體設(shè)計。由于固核的建立（Setup）、保持（Hold）時間和握手（Hand-shake）信號都可能是固定的，因此其它電路的設(shè)計時都必須考慮與該固核進(jìn)行正確的接口。如果固核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。

固核則是軟核和硬核的折衷。大多數(shù)應(yīng)用于FPGA的IP核均8對IP核產(chǎn)業(yè)感興趣的人可分為3類：第三方IP核供應(yīng)商、第三方IP核用戶及專門的IP核設(shè)計人員和用戶。第三方IP核供應(yīng)商是那些只對IP核開發(fā)感興趣并以此作為最終產(chǎn)品銷售或附屬硅產(chǎn)品的公司，這些公司并不關(guān)心如何將IP核產(chǎn)品與整體產(chǎn)品設(shè)計進(jìn)行接口。第三方IP核用戶為那些開展大型設(shè)計項目的公司服務(wù)的企業(yè)，他們希望通過利用來自外部的IP核加速產(chǎn)品的上市時間。IP核用戶正致力于開發(fā)針對特定應(yīng)用的產(chǎn)品，而對自己開發(fā)專用IP核沒有興趣，因為自己重復(fù)利用這些IP核的機會很小。最后，專門IP核設(shè)計人員和用戶則服務(wù)于那些針對特定市場進(jìn)行大規(guī)模內(nèi)部專用產(chǎn)品設(shè)計的公司。這些公司設(shè)計復(fù)用的機會很多，因為他們的設(shè)計主要針對某個特定市場。雖然這些公司在內(nèi)部專用IP核的設(shè)計中對IP核產(chǎn)業(yè)感興趣的人可分為3類：第三方IP核供應(yīng)商9形成了設(shè)計復(fù)用理念，但也購買一些外部開發(fā)的IP核，以作為內(nèi)部開發(fā)產(chǎn)品的有益補充。由于IP核已成為芯片設(shè)計的一項重要內(nèi)容，因此業(yè)界成立了一些組織以推動設(shè)計復(fù)用標(biāo)準(zhǔn)的發(fā)展，目標(biāo)是開發(fā)一套業(yè)界標(biāo)準(zhǔn)，協(xié)調(diào)并制訂IP核復(fù)用所需的參數(shù)、文檔、檢驗方式等形式化規(guī)范，以及IP核標(biāo)準(zhǔn)接口、片內(nèi)總線等技術(shù)性的標(biāo)準(zhǔn)，促進(jìn)IP核使用，并簡化外部IP核與內(nèi)部設(shè)計之間的接口。下面介紹這些標(biāo)準(zhǔn)開發(fā)組織及其作用：（1）VSIA協(xié)會1996年9月虛擬接口聯(lián)盟（VSIA:VirtualSocketInterfaceAlliance）成立，該聯(lián)盟的成立是為了推動不同來源的IP核之間的“混合搭配”而制訂開放標(biāo)準(zhǔn)，從而加速SoC開發(fā)。該聯(lián)盟的會員由業(yè)界各系統(tǒng)公司、半導(dǎo)體公司、IP公司和EDA公司組成，目前有200家成員。VSIA希望通過發(fā)布開放的接口標(biāo)準(zhǔn)創(chuàng)建一個環(huán)境，形成了設(shè)計復(fù)用理念，但也購買一些外部開發(fā)的IP核，以作為內(nèi)部10這樣VC（VirtualComponent虛擬器件）就能以最少（甚至不需要）的“膠合”邏輯電路輕松地滿足“虛擬接口”需求，而且是基于功能和物理層面的。VSIA標(biāo)準(zhǔn)包括業(yè)界已有的標(biāo)準(zhǔn)、公開或?qū)Ｓ械臄?shù)據(jù)格式，目標(biāo)是創(chuàng)建可交付使用的IP核標(biāo)準(zhǔn)格式，這樣IP核就完全獨立于各個用戶的獨特設(shè)計流程。

到目前為止，VSIA陸續(xù)已成立11個開發(fā)工作組，制定和發(fā)表的規(guī)范已被工業(yè)界廣泛使用，應(yīng)用于片上總線、IP核的接口以及IP核的使用、交換、測試、質(zhì)量和保護(hù)等環(huán)節(jié)，這些標(biāo)準(zhǔn)和規(guī)范也是進(jìn)行IP核電子商務(wù)的基礎(chǔ)。（2）OpenMORESynopsys公司和MentorGraphics公司合作開展了著名的OpenMORE（OpenMeasureofReuseExcellence復(fù)用模塊的開放方法）計劃，這是建立在兩家公司共同發(fā)起的“復(fù)用方法指南”（RMM）基礎(chǔ)上的一項評估計劃。OpenMORE將IP核設(shè)計視為完整SoC設(shè)計一部分的獨立這樣VC（VirtualComponent虛擬器件）就能以11設(shè)計，此外，RMM還定義軟核為軟宏（SoftMacroCell）或以集成RTL代碼形式交付的IP核，而硬核則定義為硬宏或以GDSII文件形式交付的IP核，硬核可以是完整的設(shè)計、布局和布線。

當(dāng)設(shè)計人員決定為他們的設(shè)計購買IP核時，IP核評估將成為設(shè)計流程的重要環(huán)節(jié)，OpenMORE方案有望通過為IP核復(fù)用質(zhì)量提供合理的評估模式而簡化IP核評估流程。IP核開發(fā)人員在一個工作表中填寫有關(guān)硬核和軟核的規(guī)則描述和應(yīng)用指南，用戶利用該過程得到的最后分?jǐn)?shù)來評估IP核設(shè)計方法。工作表評估旨在改進(jìn)IP核的可復(fù)用性，進(jìn)而改善IP核集成至最終SoC設(shè)計的速度和可預(yù)測性。需要注意的是，在各個公司獨立開發(fā)IP核設(shè)計標(biāo)準(zhǔn)的過程中，他們通常并不保證預(yù)想的IP核同實際IP核在功能上完全匹配，因為無法保證其他公司也具有與那些既購買第三方IP又自行設(shè)計IP的公司相同的設(shè)計復(fù)用風(fēng)格。

設(shè)計，此外，RMM還定義軟核為軟宏（SoftMacroCe12大部分OpenMORE用戶是那些通常在使用公司內(nèi)部開發(fā)的IP核和第三方IP核的公司，IP核提供商也可采用OpenMORE以使用戶更方便地使用IP核，從而減少客戶支持。（3）RAPID和VCX組織一些開發(fā)和銷售IP核的公司于1996年成立了RAPID（ReusableAPplication-specificIntellectual-propertyDevelopers可復(fù)用特定應(yīng)用知識產(chǎn)權(quán)開發(fā)者）協(xié)會，該協(xié)會致力于促進(jìn)使用并接受外部IP核產(chǎn)品，其目標(biāo)是通過建立相關(guān)的準(zhǔn)則，鼓勵協(xié)會成員在電子行業(yè)內(nèi)或與產(chǎn)業(yè)標(biāo)準(zhǔn)組織合作時采用良好的商業(yè)和設(shè)計慣例，使設(shè)計人員更輕松地使用IP核。VCX（VirtualComponenteXchange虛擬器件交換）組織的任務(wù)是創(chuàng)建一個高效、開放的國際市場架構(gòu)，以推進(jìn)虛擬器件（VC）業(yè)務(wù)。該組織成立了一個“交易中心”，采用了股票和商品市場的最佳特性、服務(wù)和結(jié)構(gòu)進(jìn)大部分OpenMORE用戶是那些通常在使用公13行VC交易，這兩個組織成立了合資公司以加速開發(fā)并使VCX成為全球IP核商務(wù)架構(gòu)。在過去幾年，業(yè)界和研究機構(gòu)對于IP核在設(shè)計過程的影響進(jìn)行了一些探討，從理論和實踐兩方面論述了IP核對SoC設(shè)計的影響。盡管市場上很早就出現(xiàn)了IP核，但I(xiàn)P核的市場地位仍未確立，因此在向成熟市場發(fā)展過程中，IP核產(chǎn)品的用戶和供應(yīng)商仍然面臨著嚴(yán)峻的考驗。下面分別從用戶和供應(yīng)商的角度對IP核做進(jìn)一步的分析。（1）用戶的觀點從事IP核設(shè)計的開發(fā)人員一直對缺乏基礎(chǔ)架構(gòu)憂心忡忡，采用第三方IP核時，最大的問題在于文檔編制。文檔編制之后，還需要能提供100%覆蓋范圍的測試平臺，以驗證IP核設(shè)計。購買IP核的設(shè)計人員不僅需要RTL文件，還需要保障設(shè)計性能。由于存在IP核產(chǎn)品許可證和設(shè)計集成工藝的問題，尤其是當(dāng)設(shè)計中采用多家供應(yīng)商的IP核時，融合難度的行VC交易，這兩個組織成立了合資公司以加速開發(fā)并使VCX成為14增加使得采用第三方IP核是否還有意義值得商榷。這些問題通常會推遲產(chǎn)品的上市時間，進(jìn)一步抵消了設(shè)計采用外部IP核的優(yōu)勢。在設(shè)計工藝中嚴(yán)格遵循IP核使用規(guī)范的公司通常需要耗費相當(dāng)多的資源開發(fā)內(nèi)部IP核，不僅內(nèi)部開發(fā)的IP核需要遵循設(shè)計方法，而且在購買外部IP核之前更需要仔細(xì)地評估IP核。評估IP核的過程比較漫長，一般持續(xù)數(shù)周甚至數(shù)月，而評估IP核的成本也相當(dāng)驚人，這不利于IP核融入小公司的開發(fā)流程。（2）供應(yīng)商的觀點IP核用戶首次從IP核供應(yīng)商購買IP核獲取的經(jīng)驗非常重要。由于IP核產(chǎn)業(yè)相對而言仍處于成長期，因此IP核在工程師之間的口碑相當(dāng)關(guān)鍵。實際上，某些IP核供應(yīng)商甚至宣稱80%的銷售是“口碑相傳”的結(jié)果。顯然，與客戶之間良好的關(guān)系至關(guān)重要，但I(xiàn)P核業(yè)界也開始尋求互聯(lián)網(wǎng)的幫助，供應(yīng)商不僅利用互聯(lián)網(wǎng)展示產(chǎn)品，還將其作為一種交貨方式。FPGA和CPLD等可編程邏輯器件公司也在IP核開發(fā)增加使得采用第三方IP核是否還有意義值得商榷。這些問題通常會15中投入了大量的人力和物力，如Xilinx和Altera這些公司已將IP核產(chǎn)品的成功開發(fā)視為百萬門級新器件產(chǎn)品獲得成功的關(guān)鍵因素。這些公司不但開發(fā)了自己的IP核和設(shè)計工具，并通過與第三方IP核供應(yīng)商的合作，協(xié)助客戶理解新設(shè)計方法以及為用戶提供的IP核。盡管這些公司也經(jīng)銷IP核，但他們的目標(biāo)是縮短FPGA設(shè)計時間以出售更多的硅片，可以通過出售IP核許可在一年的時間里將IP核進(jìn)行節(jié)點鎖定（node-locked），允許用戶在一年時間內(nèi)在其設(shè)計中隨時地采用該IP核。一些硅片銷售商允許在特定的設(shè)計中使用其IP核，而只在其他設(shè)計中收取微不足道的IP核復(fù)用費，而另外一些硅片銷售商則對IP核復(fù)用完全不加任何限制。以出售IP核為其主營業(yè)務(wù)的第三方IP核供應(yīng)商可選擇不同的銷售策略，他們既可以出售IP核以收取相關(guān)費用，用戶可以將該IP核用于特定設(shè)計或未來任何設(shè)計，也可以選擇按件計費的方式購買IP核，從而降低用戶購買IP核的風(fēng)險。此外，還可以采取綜合上述兩種方式的混合模式。中投入了大量的人力和物力，如Xilinx和Altera這些公16雖然IP核在實際應(yīng)用中存在著許多問題，但是由于其巨大的發(fā)展?jié)摿?，目前許多公司都仍投入極大的人力、物力，開發(fā)相關(guān)的技術(shù)和產(chǎn)品，如很多EDA軟件提供商，像Synopsys、Cadence、Mentor、Xilinx、Altera等，都提供了豐富的IP庫與自己的EDA工具軟件密切配合銷售。更多的第三方IP（DesignlessorChipless）提供商，如CAST、ARM、xylon、ModelWare、TurboConcept、PaxonetCommunicationsInc、Artisan、DCD（DigitalCoreDesign）和Eureka技術(shù)（EurekaTechnology，Inc.）公司等，對外銷售各種功能、各種層次、各種形式的IP核供IC設(shè)計公司使用，甚至許多Foundry廠商也提供了與生產(chǎn)工藝緊密相關(guān)的硬IP核，稱為“FoundryIP”。據(jù)Dataquest公司的調(diào)查結(jié)果顯示，作為在半導(dǎo)體工業(yè)中增長最快的一部分，1998年IP核的銷售額為3.6億美元，1999年全球IP核市場規(guī)模為4.2億美元。前三家企業(yè)分別是英國ARM公司、美國MIPSTechnologies公司和美國Rambus公司，3家公司合計占有市場的50.6%的份額，雖然IP核在實際應(yīng)用中存在著許多問題，但是由17而ARM公司以21.2%的市場占有率，位居首位。2000年，這一數(shù)字為6.2億美元，到了2004年，銷售總額預(yù)計將急增到29.4億美元。其中以ARM公司為代表，只賣ARM處理器系列IP核的License，不加工、生產(chǎn)和銷售芯片，2003年年銷售額達(dá)到2.4億美元。最近，半導(dǎo)體工業(yè)協(xié)會（SIA）2004年5月13日在韓國釜山舉行全球半導(dǎo)體會議（WSC：WorldSemiconductorCouncil）年會，在會議中包括歐、美、日及臺灣、韓國等半導(dǎo)體業(yè)者決定成立一個保護(hù)半導(dǎo)體知識產(chǎn)權(quán)的團(tuán)體——知識產(chǎn)權(quán)任務(wù)小組（IntellectualPropertyTaskForce）。WSC在本次會議上就IP核、保護(hù)環(huán)境以及交易等多種公共政策問題達(dá)成協(xié)議，并公布了多份有利于全球半導(dǎo)體業(yè)長期發(fā)展的政策勸告。除了呼吁各國政府和當(dāng)局制定保護(hù)IP核的法規(guī)外，WSC也勸告各國政府禁止對數(shù)字設(shè)備和空白記錄介質(zhì)征稅，以及在關(guān)稅進(jìn)行分類時，對配備多個芯片的IC與普通IC予以同等對待。而ARM公司以21.2%的市場占有率，位居首位。2000年，18目前國內(nèi)IP核的發(fā)展特點呈現(xiàn)“應(yīng)用為主、開發(fā)為輔、應(yīng)用拉動開發(fā)”的態(tài)勢，F(xiàn)abless芯片設(shè)計公司通過自身設(shè)計復(fù)用的嘗試和MPW計劃的驗證機會使內(nèi)部使用的設(shè)計模塊不斷成熟，并成為可向外界提供的IP核。盡管中國現(xiàn)在還沒有能夠與國際半導(dǎo)體巨頭相比的設(shè)計企業(yè)，但是隨著一大批具有自主知識產(chǎn)權(quán)的集成電路設(shè)計產(chǎn)品不斷推向市場，中國的半導(dǎo)體設(shè)計業(yè)近年來的確取得了一定的進(jìn)步，市場銷售額2003年翻了一番，從2002年的21.6億元增長到了2003年的44.9億元，同比增長108%。中國集成電路設(shè)計業(yè)的迅猛增長主要得益于中國電子信息市場的巨大需求、中國政府優(yōu)先發(fā)展集成電路設(shè)計的政策方針以及產(chǎn)業(yè)各方對設(shè)計業(yè)龍頭地位的認(rèn)識程度的不斷加深，同時，集成電路制造水平的不斷提升也為集成電路設(shè)計業(yè)的迅速發(fā)展提供了堅實的基礎(chǔ)。目前，中國集成電路設(shè)計業(yè)在整個集成電路產(chǎn)業(yè)鏈中所占比重也得到了跳躍式提升，從2002年的8.0%躍升到了2003年的13.2%。目前國內(nèi)IP核的發(fā)展特點呈現(xiàn)“應(yīng)用為主、開發(fā)19在有利發(fā)展的大環(huán)境推動下，中國集成電路設(shè)計業(yè)近幾年一直保持著高速增長的態(tài)勢，2000～2003年均復(fù)合增長率達(dá)到了61.3%，“方舟”、“龍芯”、“北大眾志”等CPU芯片以及DSP、移動通信芯片已開發(fā)成功，國內(nèi)集成電路IP核標(biāo)準(zhǔn)化工作也已開展，預(yù)計2004年6月將發(fā)布第一批行業(yè)標(biāo)準(zhǔn)。IP核產(chǎn)業(yè)的發(fā)展符合“系統(tǒng)集成”和“可復(fù)用功能模塊設(shè)計”相分離的趨勢，這是一個逐步積累的過程，國內(nèi)絕大多數(shù)國內(nèi)設(shè)計公司剛剛起步，仍處在探索階段，以低價位、高性能的信息家電產(chǎn)品應(yīng)用拉動SoC平臺及其IP核的開發(fā)順應(yīng)了這一態(tài)勢，將使產(chǎn)品和設(shè)計的附加值大大提高。在有利發(fā)展的大環(huán)境推動下，中國集成電路設(shè)計業(yè)近幾年一直保持著204.3、IP核的應(yīng)用分類眾多的IP核可以按其應(yīng)用范圍的不同進(jìn)行分類：（1）嵌入式CPU類與Intel和AMD的通用CPU不同，SoC芯片設(shè)計應(yīng)用中，較多的會用到嵌入式CPU（處理器），從CISC到RISC、從4位到64位處理器及其不同的系列。對于不同的IP核廠商，其所提供的CPU的性能和價格也會不同，如8051，有的廠商是免費提供的，有的廠商卻是收費的，且價格不盡相同，并且與不同的商業(yè)模式有關(guān)，一般會有一次性購買、分次購買和Royalty的方式，其價格也不同，并且同一IP廠商的同一IP對于不同的客戶，也會有不同的收費方式和價格。一般信譽較好和會有較大量產(chǎn)的客戶會得到較低的價格，這主要與IP使用的特性及IP廠商自身的知識產(chǎn)權(quán)和利益保護(hù)有關(guān)。4.3、IP核的應(yīng)用分類眾多的IP核可以按其2132位嵌入式CPUIP核使用最多的廠商是ARM和MIPS公司。ARM的嵌入式CPU應(yīng)用較廣，幾大Foundry，如TSMC、UMC等都支持，目前國內(nèi)有的Foundry也在和ARM洽談在其工藝上的支持，并有望取得實際的進(jìn)展。MIPS的CPU應(yīng)用也非常廣泛，且最近和益芯科技（CMSC，專門致力于設(shè)計服務(wù)的公司）結(jié)成同盟，并由CMSC作為在亞太地區(qū)唯一的代理商向亞太地區(qū)大力推廣應(yīng)用，而且有的設(shè)計服務(wù)公司也提供ARM和MIPS處理器的外圍接口，如Atmel公司，使得其在SoC芯片設(shè)計中更能方便可靠的應(yīng)用。（2）DSP類DSP核在SoC設(shè)計中也被廣范使用，許多IP公司（如DSPGroup公司提供了在TSMC的0.25um上實現(xiàn)的OakCore）提供了DSP的IP核或某些更小的DSP單元，如Multiplyer（乘法器）、DCT（DiscreteCosineTransform離散余弦變換器）或DWT（DiscreteWaveletTransform離散小波變換器），只是其DSP核的性能可32位嵌入式CPUIP核使用最多的廠商是ARM和MIP22能不如TI公司的DSP芯片優(yōu)越。在選擇CPU和DSP核時最好選用硬IP核，這是由于CPU和DSP的結(jié)構(gòu)決定的。為了使CPU或DSP核達(dá)到最優(yōu)，CPU或DSP的許多內(nèi)部單元是要專門設(shè)計實現(xiàn)的。（3）通信類各種通信協(xié)議相關(guān)的IP核，包括基帶、調(diào)制/解調(diào)、編/解碼、壓縮/解壓縮、加密/解密、RF等，如通信芯片中的WirelessLan、Bluetooth、SONET（SynchronousOpticalNETwork同步光網(wǎng)絡(luò)）、MPEG、Ethernet和TD-SCDMAIP核。（4）通用接口類通常，IP提供商都會提供一些通用接口IP核，包括計算機外圍接口、串行通信接口、總線等，如PCI、USB1.1/2.0等，芯片設(shè)計者更多的可以從IP的性能參數(shù)、應(yīng)用指標(biāo)的范圍、IP的接口、IP提供商的信譽，以及在特定工藝的驗證結(jié)果和價格進(jìn)行考慮。國內(nèi)的一些Foundry也在和一些IP廠商協(xié)作或自己開發(fā)一些在其工藝能不如TI公司的DSP芯片優(yōu)越。在選擇CPU和DSP核時最好23上的通用接口IP核。（5）混合信號IP類由于混合信號（MixedSignal）IC的發(fā)展和市場應(yīng)用的推動，一些混合信號IP也被SoC設(shè)計者廣泛采用，如DAC、ADC、PLL、OSC等。但是，同樣的一種IP由于性能、廠商或客戶的不同，其價格也會差別很大，如有的廠商對PLL是免費使用的，而有的卻要幾萬美元。由于該種IP中含有模擬器件，器件的特性非常依賴工藝，因此該IP必須是硬IP核。（6）其他類還有眾多的其他類IP的應(yīng)用，IP提供商也都基本上能提供，如Bit-sliceprocessors、Memory。另外，對于有些較少使用或有特別性能要求的IP，一些設(shè)計服務(wù)公司也可以特別為這些客戶的需求設(shè)計相應(yīng)的IP核。上的通用接口IP核。244.4、IP核的設(shè)計方法

由于IP核作為獨立的、可復(fù)用的部件，其可復(fù)用設(shè)計至關(guān)重要。可復(fù)用設(shè)計需要完整的功能描述文檔、良好的編碼習(xí)慣、仔細(xì)設(shè)計的驗證環(huán)境、完備的測試圖形（TestPattern，即TestVector測試矢量）和通用性強的EDA工具腳本（Script），硬核還需要不同工藝庫之間的可移植性。如果IP核及驗證的測試平臺（TestBench）只面向單一的HDL語言和仿真器，那么它在各種工藝技術(shù)和設(shè)計環(huán)境之間就失去了可移植性?？蓮?fù)用的IP核應(yīng)具有幾種主要HDL語言（如Verilog和VHDL）編寫的、可驗證的仿真模型和測試包，同時，必須具有獨立的、可用于驗證的測試平臺，可以進(jìn)行完全的仿真。為保證IP核設(shè)計的可復(fù)用性，需要遵循一些具有普遍意義的原則，包括：4.4、IP核的設(shè)計方法由于IP核作為獨立的、可復(fù)用25（1）同步設(shè)計在同步設(shè)計中，數(shù)據(jù)只在時鐘沿變化，因此，指令和數(shù)據(jù)很容易管理。在隨機邏輯中使用寄存器（Register），并在每個IP核的輸入/輸出都進(jìn)行寄存，這對IP核的互連非常有用。這些寄存器本質(zhì)上在IP核的周圍形成一個外殼，除了在IP核的邊界提供同步外，還可以提高IP核的可移植性和用于生產(chǎn)測試等好處。另一方面，基于鎖存器（Latch）的設(shè)計不易管理，因為數(shù)據(jù)的采樣不是根據(jù)時鐘沿；相反，它要求信號能保持較長的時間，因此，在隨機邏輯中應(yīng)避免使用鎖存器，而只在如FIFO、存儲器和堆棧這類模塊中使用。一般情況下，應(yīng)避免在IP核設(shè)計中使用異步環(huán)路和內(nèi)部脈沖發(fā)生電路，以及避免使用模塊的輸入和輸出端口的多周期通路和直接組合邏輯通路。如果有任何異步的清零和置位信號，那么這些信號的清除應(yīng)該恢復(fù)同步。此外，存儲器的邊界，也就是讀、寫和使能信號接口處，也應(yīng)該同步并采用基于寄存器的電路。（1）同步設(shè)計26（2）存儲器設(shè)計由于存儲器的設(shè)計與工藝相關(guān)的，且一些基本規(guī)則在SoC級集成時非常有用，因此，SoC中大多數(shù)嵌入式寄存器是用存儲器編譯器工具自動設(shè)計的，小部分采用集成存儲器IP核的方式。在大規(guī)模存儲器IP核中，邊界上的存儲單元寄生參數(shù)與處在陣列中心的存儲單元寄生參數(shù)差別很大。為了減少這種不匹配的情況，比較有效的方法是在存儲器周圍加上行和列虛擬（Dummy）單元。為了減少虛擬單元所占的面積，它們應(yīng)該作為存儲器內(nèi)建自修復(fù)BISR（Built-InSelf-Repair）機制的一部分。BISR能使存儲器中失效單元得到替換，提高產(chǎn)品成品率。通常大規(guī)模存儲器IP核放在芯片的邊或角上，小的存儲器IP核分散放置，但如果不仔細(xì)規(guī)劃，在整個芯片布線時這些小存儲器也會帶來很大的麻煩，因此，通常在實現(xiàn)小存儲器IP核時要保證用到的金屬層比工藝允許的布線層數(shù)少1~2層，留出的金屬層可以在存儲器上面進(jìn)行芯片（2）存儲器設(shè)計27級布線。（3）混合信號設(shè)計現(xiàn)在的SoC設(shè)計中，通常存儲器占芯片面積的60%以上，混合信號電路幾乎占不到芯片面積的5%。在SoC中最常使用的模擬/混合信號電路是PLL、DAC、ADC和溫度傳感器等，這些電路提供專門的功能，如片內(nèi)時鐘發(fā)生、同步、彩色顯示器的RGB輸出和芯片的對外通信等。由于這些模擬/混合信號電路對噪聲和工藝參數(shù)非常敏感，因此，應(yīng)將這些IP核放置在SoC芯片的角上，有助于簡化芯片的布局，同時，在這些IP核電路的周圍加上保護(hù)環(huán)和虛擬單元可以降低對噪聲的敏感度。（4）片上總線設(shè)計片上總線在SoC設(shè)計中起著非常重要的作用，基于總線的設(shè)計有利于系統(tǒng)管理，主要原因是片上總線提供了各種IP核互連的通用接口，因此，片上總線的設(shè)計和數(shù)據(jù)傳輸協(xié)議的制定應(yīng)該在設(shè)計IP核之前考慮。否則，將導(dǎo)致SoC中數(shù)據(jù)傳輸機制的混亂，使SoC的集成復(fù)雜化，并導(dǎo)級布線。28致硬件成本增加和性能下降。由于IP核的提供者無法滿足所有的總線接口，因此，在IP核的設(shè)計中應(yīng)該使用參數(shù)化、可配置的總線接口。一些公司和組織（如VSI）正在積極開發(fā)可滿足要求的片上總線和IP核接口的標(biāo)準(zhǔn)/規(guī)范，這類標(biāo)準(zhǔn)一般支持多宿主、數(shù)據(jù)和控制信號的分開標(biāo)識、全同步和多周期傳輸機制及總線的請求和允許協(xié)議等。（5）時鐘分配時鐘分配的規(guī)則是IP核與SoC設(shè)計的最重要規(guī)則之一，對時鐘分配規(guī)則的任何違反都會對整個SoC性能產(chǎn)生影響，甚至可能導(dǎo)致整個設(shè)計的時序錯誤，因此，SoC設(shè)計要求建立一個高度魯棒性的時鐘分配規(guī)則，包括時鐘區(qū)域分析、時鐘樹類型、時鐘信號緩沖、時鐘偏斜分析和時鐘外部特性（如建立/保持時間、輸出端口時序波形）等。目前，大多數(shù)SoC芯片都有多個時鐘域，但最好使時鐘域的數(shù)量最少，并且每個時鐘都有獨立的區(qū)域，并在時鐘的邊界使用緩沖器，避免時鐘域之間的接口出現(xiàn)亞穩(wěn)態(tài)。致硬件成本增加和性能下降。29當(dāng)IP核中有局部PLL時，應(yīng)該在總線上分配一個低頻芯片級同步時鐘，同時，每個IP核的局部PLL應(yīng)該與芯片級的同步時鐘鎖定，并產(chǎn)生IP核所需的頻率。同時，SoC設(shè)計中一定要控制時鐘的偏斜，避免數(shù)據(jù)失配，減少時鐘偏斜的簡單方法是使主時鐘和衍生時鐘的邊沿同步，常用方法是使用時鐘樹將單一時鐘分配到片上。（6）清零/置位/復(fù)位信號在IP核文檔中，詳細(xì)說明整個設(shè)計中所有的復(fù)位方案是非常重要的，包括同步/異步復(fù)位、內(nèi)部/外部上電復(fù)位、使用多少復(fù)位信號、是否使用軟復(fù)位機制、是否所有的功能模塊都有內(nèi)部產(chǎn)生的復(fù)位信號、復(fù)位信號是否與局部時鐘同步等。只要有可能，就應(yīng)該使用同步復(fù)位，因為這樣可以避免復(fù)位時的競爭現(xiàn)象。如果使用異步復(fù)位，靜態(tài)時序分析會很困難，而且必須仔細(xì)考慮每個觸發(fā)器的復(fù)位脈沖寬度，以確保復(fù)位結(jié)束與時鐘同步，因此，只要復(fù)位/清零是異步的，復(fù)位的結(jié)束就應(yīng)該恢復(fù)同步。當(dāng)IP核中有局部PLL時，應(yīng)該在總線上分配一個30（7）物理設(shè)計從復(fù)用的觀點看，許多物理設(shè)計上的問題是極為重要的。在硬核的開發(fā)中，物理設(shè)計是硬核成功的關(guān)鍵。雖然軟核和固核不以版圖的形式交付，但也需要考慮在物理設(shè)計方面的一些問題，主要包括：

l版圖規(guī)劃：在IP核設(shè)計之初，就應(yīng)考慮版圖問題，這有助于估算芯片的大小和確定是否能達(dá)到面積、時序、性能和成本的目標(biāo)。

l綜合：在IP核設(shè)計之初，同樣應(yīng)該考慮綜合問題，并對面積、時序和功耗制定明確的目標(biāo)。

l時序：在版圖設(shè)計之前，對版圖規(guī)劃后的塊進(jìn)行靜態(tài)時序分析，最后的時序驗證應(yīng)在塊的版圖設(shè)計完成后進(jìn)行。

l輸入/輸出端口：IP核每個I/O端口的配置，無論是時鐘輸入，還是測試I/O，都應(yīng)清楚地進(jìn)行說明，包括I/O端口種類（輸入/輸出/雙向信號端口、時鐘端口、電源/地線、與測試有關(guān)的I/O以及虛I/O端口等）、雙向使能信號（7）物理設(shè)計31時序說明、輸出負(fù)載限制（扇出和連線負(fù)載）、所有輸入信號的斜率（Slewrate）范圍以及關(guān)于輸出端的與容性負(fù)載相關(guān)的噪聲容限降低（Degradation）。

l確認(rèn)與測試：IP核設(shè)計確認(rèn)與測試對于設(shè)計復(fù)用非常關(guān)鍵，最終保證設(shè)計能否滿足規(guī)格定義。（8）可交付模型設(shè)計復(fù)用在很大程度上依賴于可交付模型的質(zhì)量，這些模型包括行為或者指令集結(jié)構(gòu)模型（ISA：InstructionSetArchitecture）、用于系統(tǒng)集成及驗證的總線功能模型、用于時序仿真和基于周期的邏輯仿真的全功能模型以及包含版圖規(guī)劃、時序和面積的物理設(shè)計模型等。表4-1總結(jié)了每種模型的需要及用途。（9）知識產(chǎn)權(quán)保護(hù)IP核交付時面臨的一個關(guān)鍵問題是IP核的知識產(chǎn)權(quán)保護(hù)問題。對未加保護(hù)的模型，很容易施行逆向工程、改進(jìn)原有設(shè)計、竊取商業(yè)秘密，甚至盜版整個設(shè)計。為防止侵權(quán)和逆向工程，很多模型都是以加密形式交付的。時序說明、輸出負(fù)載限制（扇出和連線負(fù)載）、所有輸入信號的斜率32最常用的方法是創(chuàng)建一個頂層的模塊，在它的內(nèi)部具體是IP核的加密模型，只有使用廠家提供的配置工具才能對其進(jìn)行動態(tài)解密和操作。這樣，頂層模塊的作用就像一個包裝（外殼），將IP核的整個網(wǎng)表、版圖規(guī)劃和時序隱藏起來。外殼使用仿真模型的編譯版本，而不是源代碼。因此，它提供了安全保護(hù)，以防止對仿真模型施行逆向工程。另外，對于不同類型的IP核，如邏輯核、存儲器核和模擬核等，以及不同形式的IP核，如軟核、固核和硬核，針對其特殊結(jié)構(gòu)和物理設(shè)計，分別具有一些特殊的指導(dǎo)原則，如軟核一般使用HDL語言進(jìn)行RTL設(shè)計，需要進(jìn)一步確定RTL設(shè)計規(guī)則和代碼風(fēng)格，它決定了IP核的可移植性和可復(fù)用性，還決定了綜合后的芯片面積、時序和功耗等性能指標(biāo)；與軟核和固核相比，硬核需要進(jìn)行可測性設(shè)計，而軟核和固核則沒有這方面的要求，同時，硬核需要更加嚴(yán)謹(jǐn)?shù)奈臋n，需要增加的內(nèi)容包括引腳排列、指定工藝下IP核的面積、詳細(xì)的時序數(shù)據(jù)表、布線和最常用的方法是創(chuàng)建一個頂層的模塊，在它的內(nèi)部具體是IP核的加33通道疏松度方面的約束、Vdd/GND、互連規(guī)則、時鐘和復(fù)位分配規(guī)則及時序說明等。

通道疏松度方面的約束、Vdd/GND、互連規(guī)則、時鐘和復(fù)位分344.5、IP核的選擇方法在向第三方選擇和購買IP核時，除了擁有經(jīng)驗豐富的設(shè)計團(tuán)隊，成功的SoC芯片設(shè)計還需要如下三個方面的準(zhǔn)備和整合：

l先進(jìn)的設(shè)計工具及可靠的設(shè)計方法。

l適當(dāng)?shù)腎P核（包括IP核提供商及其IP核的選擇）和可靠的Library（包括Library提供商的選擇）

lFoundry及其工藝的考慮和選擇其中設(shè)計工具和方法決定了SoC設(shè)計效率和芯片性能的基礎(chǔ)，對于在進(jìn)行具體的SoC設(shè)計的同時，也希望能鍛煉和培養(yǎng)芯片前端或后端設(shè)計（物理實現(xiàn)）隊伍的單位，高效和及時的EDA廠商的設(shè)計工具本地化支持以及先進(jìn)設(shè)計方法的交流也是一個SoC芯片設(shè)計成功及持續(xù)提高的重要保證。SoC芯片設(shè)計過程中，設(shè)計工具和方法與Foundry以及IP/Library提供商的互動關(guān)系如圖4-1所示。4.5、IP核的選擇方法在向第三方選擇和購買35對于SoC芯片設(shè)計，除了重視EDA設(shè)計工具和方法的確定，整個芯片Tape-out供應(yīng)鏈的管理也非常重要，尤其是深亞微米的設(shè)計，其中包括Foundry及其制造工藝的確定，和與該工藝相對應(yīng)的IP核和Library的選擇。先進(jìn)的EDA設(shè)計工具和方法、適當(dāng)?shù)墓に?、IP核和Library的確定可以降低芯片設(shè)計和制造中不必要的風(fēng)險、時間延誤和費用支出，并提高芯片設(shè)計一次成功的可能。在國內(nèi)業(yè)界，芯片設(shè)計者和項目決策者對EDA設(shè)計工具和方法的確定，相對而言，普遍比較重視。SoC芯片設(shè)計過程中，在前端的功能和邏輯設(shè)計時，系統(tǒng)設(shè)計工程師就需要對系統(tǒng)芯片中要嵌入的IP核進(jìn)行選擇和確定。這是由于制造工藝的提升、芯片上器件數(shù)量的急劇增大和設(shè)計方法的演進(jìn)，以及設(shè)計者對芯片設(shè)計過程中的高效及高可靠性的需求共同決定的。滿足設(shè)計性能需求，并經(jīng)過硅片物理驗證的IP核可以很好的保證SoC芯片Tape-out成功的同時，縮短設(shè)計的時間周期和減少設(shè)計的反復(fù)，這就需要在自有的IP庫中進(jìn)行精心的選擇，或與對于SoC芯片設(shè)計，除了重視EDA設(shè)計工具和36第三方的IP核提供商中進(jìn)行充分的交流并做出選擇。工藝的改變，同時會影響到現(xiàn)有IP模塊的復(fù)用。要實現(xiàn)IP復(fù)用，需要實現(xiàn)多層次的設(shè)計與仿真，在較高的抽象層次上的設(shè)計可以避免受到工藝、Foundry等因素的影響。目前，眾多的IP核提供商包括純IP核提供商、設(shè)計服務(wù)公司等都能向設(shè)計者提供各種各樣的IP核。但是，由于目前應(yīng)用市場的多樣性和不斷的細(xì)分化，還沒有任何單獨的一家IP核提供商能擁有所有的IP核，尤其在考慮到同一IP核的具有不同的提供和使用形式的情況下更是如此，這就需要設(shè)計者在芯片設(shè)計過程中對IP核進(jìn)行細(xì)心和全面的考慮。第三方的IP核提供商中進(jìn)行充分的交流并做出選擇。37SOC課件第四章IP核的設(shè)計、選擇與驗證38所以需要特別注意的是，在IP核的選用上，尤其對于剛準(zhǔn)備從SoC系統(tǒng)設(shè)計開始到實際硅片生產(chǎn)的設(shè)計者而言，考慮到軟IP核和硬IP核在使用中的區(qū)別尤為重要。軟IP核可以讓使用者在設(shè)計過程中以及未來的產(chǎn)品升級或系列化時，提供一定的靈活性。但是，這樣的靈活性是以設(shè)計隊伍豐富的后端物理設(shè)計經(jīng)驗為基礎(chǔ)和相當(dāng)?shù)脑O(shè)計風(fēng)險為代價的。如果系統(tǒng)設(shè)計者沒有擁有從系統(tǒng)設(shè)計到后端物理實現(xiàn)以及硅片Tape-out豐富的經(jīng)驗積累，采用軟IP核的風(fēng)險就很大，尤其是有的軟IP核提供商自己本身都沒有對其所提供的IP核進(jìn)行硅片驗證。硬IP核由于經(jīng)過實際的物理設(shè)計和硅片驗證，可以大大的降低使用者的風(fēng)險，幫助設(shè)計者獲得從SoC芯片設(shè)計到生產(chǎn)的成功，并且有能力提供硬IP核的廠商總會同時擁有該IP的軟/硬核。因此，對于剛開始從事SoC芯片設(shè)計的使用者來說，選擇有硬IP核提供能力的IP核廠商的硬IP核或軟IP核是比較關(guān)鍵的。同時，需要IP核提供廠家具有SoC設(shè)計經(jīng)所以需要特別注意的是，在IP核的選用上，尤其39驗，能幫助客戶正確、有效的使用IP核。另外，只有IP核的仿真模型而沒有經(jīng)過硅片驗證的軟IP核的采用，可能還會導(dǎo)致由于最終更換到其他IP核廠商的軟/硬IP核而延誤時間。IP核有沒有經(jīng)過硅片驗證，可以從相關(guān)的信息中進(jìn)行判斷，以有代表性的Foundry和IP核商公開的信息為例，在全球最大的FoundryTSMC的網(wǎng)頁上，第三方的IP核被列為"Pre-Silicon"、"Verification"和"Production"三種。"Pre-Silicon"指的是該IP核在特定的工藝上只處在仿真階段，"Verification"是指該IP核正在進(jìn)行硅片驗證，而"Production"則是已經(jīng)完成驗證并可以量產(chǎn)了。在最大的設(shè)計服務(wù)公司Tality的網(wǎng)頁上，其所提供的IP核可以看到是針對具體某個Foundry，如TSMC或UMC的某個工藝如0.25um或0.18um的IP核。在IP核選擇時，通常以下三個問題也需要考慮：（1）Library的支持在芯片設(shè)計中，Library的支持也顯得非常重要。在驗，能幫助客戶正確、有效的使用IP核。另外，只有IP核的仿真40芯片設(shè)計過程中，不論是前端的邏輯設(shè)計還是后端的物理設(shè)計，都需要用到Library中的模型和數(shù)據(jù)，可靠的Library是設(shè)計能得到成功芯片的有力保證，模型的偏差會使得最終的芯片物理特性與仿真的結(jié)果相差很遠(yuǎn)。一般的Library都會提供基于特定工藝上的StandardCell、I/OCell、MemoryCompiler，以及工藝技術(shù)文件，大部分的Library都可以免費獲得。值得一提的是，對于SoC芯片設(shè)計中存儲器的嵌入，通常Foundry會和Library的提供商協(xié)作共同為客戶提供存儲器的模型供前端和后端設(shè)計使用。一般會以Memorycompiler的方式讓客戶自己可以很方便的確定存儲器（RAM和ROM）的大小，基本是以免費的方式提供給客戶，如Artisan公司為TSMC的工藝開發(fā)的Library中就包含有SP-RAM和DP-RAM，不過一些Library其中有的部分的使用是收費的，這主要取決于Library和Foundry廠商的具體合作方式。對于混合信號（mixed-signal）、模擬或射頻（RF）芯片設(shè)計過程中，不論是前端的邏輯設(shè)計還是后端的物理設(shè)計，都需41的芯片設(shè)計來說，F(xiàn)oundry所提供的PDK（ProcessDesignKits）也是非常重要的，尤其是Time-to-Market和設(shè)計效率比較關(guān)鍵的設(shè)計。PDK庫是Foundry針對自己的工藝和相關(guān)EDA軟件廠商開發(fā)，包括TechnologyFiles、DeviceSymbols、CDF、Pcells、PVrulefiles等，擁有了經(jīng)驗證的Pcell結(jié)構(gòu)、符號及規(guī)則等優(yōu)化集合的PDK，IC設(shè)計者的工作就能從繁瑣易錯的任務(wù)中解脫出來而變得高質(zhì)量且富有效率。（2）Foundry及其制造工藝的確定SoC芯片的設(shè)計最終還是要具體落實到某個Foundry的某個工藝的芯片制造上，F(xiàn)oundry工藝的確定在芯片設(shè)計供應(yīng)鏈管理中起著舉足輕重的地位，因為其同時還確定了IP核的實現(xiàn)和Library的選擇。確定適當(dāng)?shù)墓に囆枰紤]以下幾個方面的要素：

l工藝的性能指標(biāo)是否滿足設(shè)計的需要。

l工藝上的IP/Library是否具有相應(yīng)的支持。

l工藝的成品率和可靠性。的芯片設(shè)計來說，F(xiàn)oundry所提供的PDK（Proces42

lFoundry的市場美譽度。

lMPWShuttle的時間表及價格。

l量產(chǎn)的時間周期和價格。大陸以外的Foundry主要有TSMC（臺積電）、UMC（臺聯(lián)電）和Chartered（特許）。TSMC工藝已經(jīng)從0.35um以上一直拓展到目前正要風(fēng)險生產(chǎn)（RiskProduction）的90nm，0.18um和0.13um是其主流的生產(chǎn)工藝，UMC（聯(lián)電）和Chartered的工藝也已經(jīng)從0.35um、0.25um、0.18um發(fā)展到0.13um。國內(nèi)的Foundry主要有中芯國際（SMIC）、華虹NEC、首鋼NEC、華晶上華（CSMC）、貝嶺、先進(jìn)半導(dǎo)體等。中芯國際其工藝從0.35um、0.25um到0.18um，不久前，其0.18um的工藝通過了國際的生產(chǎn)認(rèn)證，這三種工藝都有相應(yīng)的Library支持，并且都支持主要的EDA設(shè)計工具，如Synopsys和Cadence。華虹NEC主流的工藝包括0.35um和0.25um，以及0.35umE2PROM。國內(nèi)能提供0.5um的6英寸工藝生產(chǎn)的Foundry主要有華晶上lFoundry的市場美譽度。43華和首鋼NEC，首鋼NEC也有0.35um工藝，貝嶺目前可以提供1.2um的4英寸CMOS和BiCMOS工藝。另外，兩家正在建設(shè)的Foundry是宏力半導(dǎo)體和貝嶺合資企業(yè)，宏力半導(dǎo)體準(zhǔn)備生產(chǎn)的工藝是0.25um和0.18um，貝嶺合資企業(yè)的工藝是0.35um和0.25um。（3）芯片設(shè)計供應(yīng)鏈的管理和整合由于設(shè)計和生產(chǎn)的復(fù)雜度的大大提高，芯片從設(shè)計到生產(chǎn)的完全成功需要芯片設(shè)計供應(yīng)鏈中多方面的配合和協(xié)作。對SoC芯片設(shè)計者來說，選擇合適和有力的合作者將是芯片成功的基礎(chǔ)和保證，其中涉及到設(shè)計工具和設(shè)計方法、嵌入IP核的選擇、Library的支持和Foundry工藝的確定，還與設(shè)計環(huán)境、設(shè)計經(jīng)驗及對未來技術(shù)發(fā)展的判斷有關(guān)。為了建立確保時序吻合且功能正確的先進(jìn)設(shè)計方法，將EDA應(yīng)用與設(shè)計數(shù)據(jù)的表示分隔開來是很重要的。在SoC設(shè)計中，我們常常受現(xiàn)有的模塊、特殊的I/O要求等限制，由于預(yù)先存在的模塊是使用不同的工具設(shè)計和驗華和首鋼NEC，首鋼NEC也有0.35um工藝，貝嶺目前可以44證的，所以很難構(gòu)建一個“工具鏈”容納不同的設(shè)計數(shù)據(jù)和IP核。在SoC設(shè)計方法中，存在不一致的設(shè)計表示以及由于不一致的庫表示所引起的時序不精確兩個重要問題。ASICCouncil提出了OLA（OpenLibraryAPI），允許EDA供應(yīng)商不斷推出新的技術(shù)和工具，同時具有更大的靈活性和精確性以使用最新的工藝技術(shù)。Sematech提出了層次化的設(shè)計表示CHDStd，通過標(biāo)準(zhǔn)化的訪問方法，使完整的設(shè)計信息和相互關(guān)系在內(nèi)存中集中管理，統(tǒng)一維護(hù)和與應(yīng)用程序接口。證的，所以很難構(gòu)建一個“工具鏈”容納不同的設(shè)計數(shù)據(jù)和IP核。454.6、IP核驗證環(huán)境IP核的驗證環(huán)境涉及多方面的因素，下面以EthernetMACIP核為例，說明IP核驗證環(huán)境的各組成部分及驗證過程。EthernetMACIP核的驗證環(huán)境（如圖4-2所示），包括ARM核、AHB總線、ENET_TX、ENET_RX、SRAM、FlashROM等模塊，這些模塊都是相應(yīng)的功能仿真模型。圖中ARM7TDMI、ENET_TX、ENET_RX、AHB_MSTR、SRAM、FlashROM等模塊是Synopsys提供的FlexMode，SRAM模塊采用SynopsysDesignWarememorymodelCY7C007-12，該仿真模型在功能、接口和時序上兼容Cyress公司的32Kx8雙端口（DualPort）SRAM，F(xiàn)lashROM模塊采用SynopsysDesignWarememorymodel28F001BXB-120，該仿真模型在功能、接口和時序上兼容Intel公司的128Kx8BootBlockFlashMemory。4.6、IP核驗證環(huán)境IP核的驗證環(huán)境涉及多46SOC課件第四章IP核的設(shè)計、選擇與驗證47FlexModel（結(jié)構(gòu)和接口如圖4-3所示）是二進(jìn)制行為仿真模型，用于描述微處理器、IP核、數(shù)字信號處理器和總線接口的總線功能，本質(zhì)上，F(xiàn)lexModel是具有SWIFT接口（一種連接仿真模型和設(shè)計工具的有效方式）的高級SmartModel。FlexModels使用SWIFT接口完成與仿真器的事件通信，同時使用一個中心命令核（CommandCore），為多個FlexModels完成模型命令排隊。為提供高性能的模型控制能力，該命令核不采用SWIFT接口。FlexModels具有以下特性：（1）由于具有一個時鐘精確級的核和一個可控制的時序外殼（Shell），因此，你能夠以功能模式運行該模型，以獲得更高性能，或為了檢查時延，以時序模式運行模型。在仿真過程中，你也可以在TestBench中采用簡單命令動態(tài)地切換時序模式。（2）能夠描述多種不同的控制機制。你可以采用一個簡單的命令流，協(xié)調(diào)模型行為與仿真事件之間的關(guān)系，同步不同命令的處理過程，或同時控制幾個FlexModel（結(jié)構(gòu)和接口如圖4-3所示48FlexModel。（3）允許使用不同的命令源。你可以在一個Verilog/VHDL/VERATestBench或C程序中，采用過程（Processes）向FlexModel發(fā)送命令，也可以在作為命令源的HDL/VERATestBench和編譯后的C程序之間進(jìn)行切換。FlexModel。49SmartModel（SWIFTLogicModel）分為functionalmodel、timingmodel和layoutmodel。SmartModellibrary屬于DesignWarelibrary，包括3000多個標(biāo)準(zhǔn)集成電路的二進(jìn)制行為仿真模型，這些模型能夠支持12000多個不同的器件。庫中描述了來自世界領(lǐng)先的半導(dǎo)體制造商（包括microprocessors，controllers、peripherals、FPGAs、CPLDs、memoriesandgeneral-purposelogic）的器件模型。SmartModel能夠通過SWIFT接口同多個硬件仿真器相連，包括VCS、Verilog-Xl等。SmartModel不但能夠仿真RTL或門級器件，而且能夠在TestBench中采用“BlackBox”方式表示IC和系統(tǒng)總線。簡而言之，SmartModel是一個IP核器件的仿真版本和事件驅(qū)動模型，將其插入到原始設(shè)計驗證TestBench中使用。以太網(wǎng)端口的輸入激勵由ENET_TXFlexModel產(chǎn)生，輸出的包由ENET_RXFlexModel接收，被測試的EthernetMACIP核ENET0端口的發(fā)送和接收部分分別外SmartModel（SWIFTLogic50接U3（ENET_TXFlexModel）和U6（ENET_RXFlexModel）。

ENET_TXFlexModel是IEEE802.3以太網(wǎng)MAC發(fā)送部分的總線功能模型（Bus-FunctionalModel），支持的功能有：（1）幀生成（Framegeneration）。（2）介質(zhì)存取管理功能（Mediaaccessmanagementfunction）。ENET_RXFlexModel是IEEE802.3以太網(wǎng)MAC接收部分的總線功能模型（Bus-FunctionalModel），支持的功能有：（1）接收數(shù)據(jù)的解包（Datadecapsulation）。

l地址識別（Addressrecognition）。l幀校驗序列的確認(rèn)。l

幀分解（Framedisassembly）

（2）接收介質(zhì)管理

l成幀（Framing）。接U3（ENET_TXFlexModel）和U6（ENET51l沖突過濾（Collisionfiltering）。l層管理（Layermanagement）虛擬CPU端口用軟件模擬，主要完成以下功能：從源數(shù)據(jù)文件中讀取包數(shù)據(jù)，填入CPURX隊列的緩沖區(qū)并維護(hù)CPURX隊列的描述符；從CPUTX隊列的緩沖區(qū)中讀取數(shù)據(jù)并維護(hù)CPUTX隊列的描述符，讀取出的數(shù)據(jù)存入指定的文本文件中。

l沖突過濾（Collisionfiltering）。524.7、IP核驗證過程EthernetMACIP核的初始化及工作流程如下：（1）ENET0初始化按以下三步初始化ENET0：l接收和發(fā)送隊列初始化。l配置寄存器初始化。l通過置位模式寄存器中的ENABLE位，啟動ENET0。實際填入描述符和寄存器中的值很大程度上依賴于應(yīng)用。（2）包操作CPU維護(hù)ENET0端口的隊列指針，相應(yīng)于ENET0端口各有2個指向當(dāng)前接收描述符的指針（高、低優(yōu)先級接收隊列各一個）和2個指向當(dāng)前發(fā)送描述符的指針（高、低優(yōu)先級發(fā)送隊列各一個）。在初始化時，它們4.7、IP核驗證過程EthernetMACIP53指向各自隊列的第一個描述符，而當(dāng)每次當(dāng)前描述符的ownership給了ENET0后，指針遞增，指向下一個描述符的位置，在到達(dá)隊列末尾后的回轉(zhuǎn)由軟件管理，與在ENET0中的實現(xiàn)一樣。（3）包發(fā)送包必須填入發(fā)送隊列，CPU首先要檢查ownership以確保描述符為自己擁有。在任何時候，被ENET0擁有的描述符不能被軟件操作。在操作當(dāng)前包所包含的每個描述符時，要正確設(shè)置FIF位、LIF位及CRC_PAD位。TX中斷的觸發(fā)，可以編程為在每個描述符釋放后或者在最后一個描述符釋放后。在一個包的所有描述符被填入隊列后，或者一個描述符被填入隊列后，描述符的ownership應(yīng)立刻設(shè)置為被ENET0擁有。在后一種情況下，軟件要負(fù)責(zé)在每次ENET0請求發(fā)送下一個描述符之前按時把描述符的ownership設(shè)為歸ENET0擁有，如果不能確保及時性，則會導(dǎo)致欠載錯誤（underrun）。指向各自隊列的第一個描述符，而當(dāng)每次當(dāng)前描述符的owners54每次一個描述符被關(guān)閉后，軟件都要遞增當(dāng)前發(fā)送描述符指針，使其指向下一個描述符。當(dāng)描述符由ENET0返還給軟件后（可以由檢測發(fā)送中斷或者輪詢ENET0狀態(tài)位來實現(xiàn)），統(tǒng)計信息的收集，可以通過查看描述符的狀態(tài)位和系統(tǒng)錯誤狀態(tài)標(biāo)志來實現(xiàn)。（4）包接收包接收可以通過中斷控制下的等待循環(huán)實現(xiàn)，如果接收中斷被使能為每個接收描述符觸發(fā)一次，或者通過輪詢當(dāng)前接收描述符的ownership位來確定。當(dāng)描述符的ownership歸軟件所有時，表示有包（或者包的一個片段）可以讀取。所有描述符必須按次序讀取直到檢測到LIF位，并且每個描述符都要循環(huán)輪詢等到ownership歸軟件所有時才能讀取。當(dāng)數(shù)據(jù)被讀取后，ownership要歸還給ENET0，可以有兩種歸還方式：一種是單個描述符地歸還，另一種是等所有包信息都被讀取后才一次性全部歸還。然而，為使描述符能夠用于ENET0的后續(xù)接收操作并減小發(fā)生過每次一個描述符被關(guān)閉后，軟件都要遞增當(dāng)前發(fā)送55載（overrun）的風(fēng)險，最好是讀完一個描述符后馬上歸還。當(dāng)讀取描述符時，可以通過查看描述符的狀態(tài)位和系統(tǒng)錯誤狀態(tài)標(biāo)志來實現(xiàn)統(tǒng)計信息的收集。（5）驗證過程的自動化EthernetMACIP核的驗證需要對大量的數(shù)據(jù)進(jìn)行比較，以人工方式完成這一工作既費時又易出錯。為節(jié)約驗證時間，提高驗證精確度，以軟件（以TestBench的模塊實現(xiàn)）實現(xiàn)驗證結(jié)果的自動比較是必要的，實現(xiàn)方法如下：

l輸入激勵（即TestVector）的產(chǎn)生：將待發(fā)送的包數(shù)據(jù)存入指定的寄存器，包的數(shù)據(jù)域攜帶了驗證必需的信息，包括來源端口、類型、序號。使用ENET_TX的專用命令從寄存器中讀取數(shù)據(jù)填入ENET_TXFlexModel的發(fā)送緩沖區(qū)，同時將數(shù)據(jù)按約定格式輸出到指定的文本文件中，我們將按此方式生成的文件稱為載（overrun）的風(fēng)險，最好是讀完一個描述符后馬上歸還。56TX_DATA文件，然后使用ENET_TX的專用命令啟動以太網(wǎng)包的發(fā)送。l輸出結(jié)果的保存：ENET_RXFlexModel將接收到的數(shù)據(jù)保存在其接收緩沖區(qū)中，可以用ENET_RX專用命令將數(shù)據(jù)從緩沖區(qū)中讀取到指定的寄存器，讀取到的數(shù)據(jù)用系統(tǒng)任務(wù)按約定的格式輸出到指定的文本文件中，我們將按此方式生成的文件稱為RX_DATA文件。l結(jié)果的自動比較：從RX_DATA文件中依次取出接收到的包，根據(jù)包中信息可以判定該包的來源端口、類型和該包在來源端口上的發(fā)送序號；根據(jù)來源端口確定TX_DATA文件，根據(jù)類型、序號在文件中找到原始的包數(shù)據(jù)。然后，逐字節(jié)地比較接收到的包數(shù)據(jù)和原始的包數(shù)據(jù)，若有差異則輸出錯誤信息到報告文件中，逐個包比較直到所有RX_DATA文件中的所有包均已檢查完畢。檢查完畢后，從報告文件中可以獲知驗證結(jié)果。若有錯誤，可以根據(jù)錯誤信息方便地找到包含有錯誤的包，TX_DATA文件，然后使用ENET_TX的專用命令啟動以太57通過對錯誤包的分析可以快速地發(fā)現(xiàn)IP核設(shè)計中的Bug。自動比較軟件大幅度降低了結(jié)果檢測的復(fù)雜性，更重要的是降低了由于人為因素導(dǎo)致的錯誤。通過對錯誤包的分析可以快速地發(fā)現(xiàn)IP核設(shè)計中的Bug。584.8、可綜合性測試可綜合性測試用于驗證EthernetMACIP核采用不同綜合工具、針對不同工藝庫的可綜合性，具體通過了以下兩項測試：（1）EthernetMACIP核設(shè)計結(jié)果通過了XilinxISE6.1i針對xc3s2000-4fg900工藝庫的可綜合性驗證，其中綜合結(jié)果為：面積規(guī)模約為35205等效門，系統(tǒng)時鐘頻率為40MHz，接收和發(fā)送時鐘頻率為20MHz。器件利用率統(tǒng)計：邏輯片的數(shù)量：使用1918片，占總數(shù)20480的9%邏輯片觸發(fā)器的數(shù)量：使用1614個，占總數(shù)40960的4%4輸入查找表的數(shù)量：使用43436個，占總數(shù)40960的8%專用輸入/輸出塊：使用428個，占總數(shù)565的75%4.8、可綜合性測試可綜合性測試用于驗證Ethern59全局時鐘數(shù)量：使用3個，占總數(shù)8的37%（2）EthernetMACIP核設(shè)計結(jié)果通過了SynopsysDesignCompilerSP2-2002.05針對SGNECCZ5L（0.5μm）工藝庫的可綜合性驗證及ASIC版圖驗證，其中綜合結(jié)果為：面積規(guī)模約為24154等效門，系統(tǒng)時鐘頻率為40MHz，接收和發(fā)送時鐘頻率為20MHz。全局時鐘數(shù)量：使用3個，占總604.9、SynopsysDesignWareLibrary簡介作為EDA業(yè)界的領(lǐng)導(dǎo)者之一，Synopsys公司以其完整和先進(jìn)的設(shè)計工具和流程，為SoC芯片設(shè)計提供了成功的保證，并且同時為數(shù)字和模擬設(shè)計提供了獨一無二的設(shè)計方法和環(huán)境。在其不斷整合EDA產(chǎn)業(yè)和融合先進(jìn)的設(shè)計方法過程中，為芯片設(shè)計對市場需求和制造技術(shù)的演進(jìn)提供了可能，其ACPD（AutomaticCustomPhysicalDesign）定制IC設(shè)計方法和針對0.13um和90nm工藝的SoC設(shè)計流程的推出促進(jìn)了IC設(shè)計邁向新的臺階。為提高大規(guī)模的數(shù)?；旌显O(shè)計的效率，Synopsys為各個主流的Foundry，如TSMC、UMC、Chartered等，提供了工藝設(shè)計工具庫的開發(fā)。4.9、SynopsysDesignWareLibra61為更好地為客戶服務(wù)和幫助客戶成功，以及設(shè)計供應(yīng)鏈的整合，Synopsys公司是最早成立設(shè)計服務(wù)部門的公司之一。在全球擁有1000多位設(shè)計服務(wù)工程師向客戶提供設(shè)計方法、系統(tǒng)設(shè)計和芯片設(shè)計以及IP核的服務(wù)，通過與不同的Foundry和library以及其他IP廠商、封裝測試廠商的長期密切合作，完善整個芯片設(shè)計供應(yīng)鏈的管理和整合，為客戶提供多元化的系統(tǒng)和芯片設(shè)計服務(wù)。為了要滿足成長日速的IP需求，Synopsys公司提供了一系列已驗證的IP核來搶占IP市場。最近Synopsys更是將以前提供的兩種IP核產(chǎn)品：供驗證用的SmartModel以及DesignWare整合為單一商品DesignWareLibrary，進(jìn)一步簡化了使用者應(yīng)用時的負(fù)擔(dān)。在新版的DesignWare里包含了兩種IP：ImplementIP以及VerificationIP。顧名思義，ImplementIP里包含的是可以實際應(yīng)用在電路設(shè)計上的已驗證IP，也就是我們一般所描述的IP；而verificationIP則是為了因應(yīng)SoC為更好地為客戶服務(wù)和幫助客戶成功，以及設(shè)計供62設(shè)計所帶來的驗證上極大的挑戰(zhàn)所特別設(shè)計的和專為簡化驗證流程用IP。這種IP不能實際運用于芯片生產(chǎn)上，但可以大幅簡化SoC驗證的困難度，并且可以提升系統(tǒng)之可靠性。以下我們將分別對這兩類的IP所包含的組件及特色分別加以介紹：（1）ImplementIPSynopsys公司提供的ImplementIP可分為三種類型STARIP、MacroCells以及FoundationIP。STAR（SynopsysTechnicalActionRequest）IP基本上包含市面上可獲得的非Synopsys公司設(shè)計的高復(fù)雜性IP，是功能更加完整、接近應(yīng)用的IP核，包含MicroprocessorCore（InfineonC166S、MIPS32?4KE?processorcorefamily以及NECNx85E-STAR）以及Applicationspecificcore（StandardMicrosystemsCorporation'sGT3100USB2.0PHY）。同時，Synopsys公司提供了STARIP的Simulationmodel以及Timingmodel方便設(shè)計驗證IP是設(shè)計所帶來的驗證上極大的挑戰(zhàn)所特別設(shè)計的和專為簡化驗證流程用63否符合設(shè)計需求。如果設(shè)計者認(rèn)為此IP可以滿足系統(tǒng)需求，可以向各STARIP提供商單獨付費購買取得完整的Implementationview，甚至包含可綜合的RTLcode。Macrocells包含數(shù)個復(fù)雜度不如STARIP高，但自行設(shè)計也十分費事的組件，包含微控制器、外設(shè)、總線組件以及內(nèi)存控制器。SynopsysEDA工具的合法用戶少數(shù)Macrocells可以向Synopsys公司免費索取，如8051-compatiableMCU；多數(shù)Macrocells需要向Synopsys公司單獨付費購買，如AMBA總線。可進(jìn)一步將Macrocells分為兩大類：Macrocells和AMBARelatedIP，詳細(xì)的組件及其簡要特性描述見表4-2。否符合設(shè)計需求。如果設(shè)計者認(rèn)為此IP可以滿足系統(tǒng)需求，可以64SOC課件第四章IP核的設(shè)計、選擇與驗證65FundamentalIP包含眾多綜合時可能會用到的小組件，Synopsys公司隨EDA工具軟件以二進(jìn)制形式提供了這些基本的IP庫（DesignWareFoundationLibrary），每個IP核不但有源碼開放的仿真（Simulation）或驗證（Verification）版本（即仿真模型），還提供了可綜合（Synthesizableorimplementation）的版本（即可綜合模型）。種類有datapath上的組件（如加法器、減法器、乘法器等）、編譯碼單元、FIFO以及小容量之記憶儲存單元與boundaryscancell。由于Fundamental組件數(shù)量很多，其簡要介紹見“附錄BSynopsysDesignWareFoundamentalIPs的組成”。至于詳細(xì)的IP功能、可參考的datasheet、版本判別以及下載指示，Synopsys已經(jīng)將其整合在網(wǎng)頁的搜尋功能中，讀者若有需要可至/cgiservlet/aban/solvnet/misc/DW-release.html網(wǎng)頁中自行下載，但前提是你必須先申請solvnet帳號并登錄。FundamentalIP包含眾多綜合時66（2）VerificationIP由于SoC的誕生，要在有限的時間里將包含在芯片內(nèi)的許多功能驗證完成，并且必須將bug的發(fā)生率降低到一個極低的程度，這并不是一件容易的事，著名的IntelPENTIUM浮點運算事件證明了在產(chǎn)品上市后才發(fā)現(xiàn)瑕疵將要付出極大的成本。Synopsys公司為了要解決此一驗證難度增加的問題，推出了一系列常用的驗證模型（VerificationModel），即為DesignWare內(nèi)的VerificationIP。圖4-4展示了VerificationModel在SoC驗證時的角色。VerificationIP依種類可分為：總線功能模型（BusFunctionalModel）、總線接口模型（BusInterfaceModel）和全功能模型（FullFunctionalModel）。我們可以從Synopsys公司的網(wǎng)站中找到其所包含的各種VerificationIP，詳情請見/products/designware/ipdir/。（2）VerificationIP67SOC課件第四章IP核的設(shè)計、選擇與驗證68同樣是VerificationModel，為什么Synopsys公司會提供兩組功能相同卻在不同產(chǎn)品中（ImplementIP驗證環(huán)境中的VerificationModel和獨立的VerificationIP）的VerificationIP呢？Synopsys公司提供了一個簡單的使用場合判別法：由于ImplementIP中內(nèi)附的VerificationModel缺乏自我檢查測試功能（self-checking）以及testbench是以命令流（commandstream）寫成，并不具備一個可以與使用者互動的機制，以上種種因素限制了ImplementIP內(nèi)的驗證環(huán)境應(yīng)用在SystemLevelVerification中的可能性。因此，Synopsys公司為ImplementIP內(nèi)附的驗證環(huán)境應(yīng)用范圍下了個定義：此驗證環(huán)境主要目的在于確定使用者集成MacroCell后，其產(chǎn)生的新IP仍能正確完成所有預(yù)設(shè)的功能。如果使用者想在SystemLevel建立一個可重復(fù)使用的驗證環(huán)境，應(yīng)多使用Verificati