J《電工電子技術(shù)基礎(chǔ)》電子教案電工電子技術(shù)課件第9章組合邏輯電路

2019年12月制作曾令琴主編曾令琴門電路邏輯代數(shù)組合邏輯電路分析及其應(yīng)用組合邏輯電路主要授課內(nèi)容第二篇2019年12月制作曾令琴主編曾令琴門電路邏輯1第9章組合邏輯電路9.1門電路9.2組合邏輯電路分析基礎(chǔ)9.3編碼器9.4譯碼顯示電路9.5數(shù)值比較器和數(shù)據(jù)選擇器第二篇第9章組合邏輯電路9.1門電路9.2組合邏輯電路分29.1門電路9.1.1模擬電路與數(shù)字電路的區(qū)別9.1.2基本門電路9.1.3復(fù)合門電路9.1.4集成門電路問題與討論第2頁9.1門電路9.1.1模擬電路與數(shù)字電路的區(qū)別9.139.1門電路10.1.1模擬電路與數(shù)字電路的區(qū)別模擬信號：在時(shí)間上和數(shù)值上連續(xù)的信號。數(shù)字信號：在時(shí)間上和數(shù)值上不連續(xù)的（即離散的）信號。uu模擬信號波形數(shù)字信號波形tt對模擬信號進(jìn)行傳輸、處理的電子線路稱為模擬電路。對數(shù)字信號進(jìn)行傳輸、處理的電子線路稱為數(shù)字電路。第2頁9.1門電路10.1.1模擬電路與數(shù)字電路的區(qū)別模4（1）工作信號是二進(jìn)制的數(shù)字信號，在時(shí)間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個(gè)邏輯值）。（2）在數(shù)字電路中，研究的主要問題是電路的邏輯功能，即輸入信號的狀態(tài)和輸出信號的狀態(tài)之間的邏輯關(guān)系。（3）對組成數(shù)字電路的元器件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀態(tài)即可。數(shù)字電路的特點(diǎn)第2頁（1）工作信號是二進(jìn)制的數(shù)字信號，在時(shí)間上和數(shù)值上是離散的（5（1）便于集成與系列化生產(chǎn)，成本低廉，使用方便；（2）工作準(zhǔn)確可靠，精度高，搞干擾能力強(qiáng)。（3）不僅能完成數(shù)值計(jì)算，還能完成邏輯運(yùn)算和判斷，運(yùn)算速度快，保密性強(qiáng)。（4）維修方便，故障的識(shí)別和判斷較為容易。2.數(shù)字電路的優(yōu)點(diǎn)數(shù)字電路的優(yōu)越性能使其得到廣泛的應(yīng)用和迅猛的發(fā)展。數(shù)字電路不僅在計(jì)算機(jī)、通信技術(shù)中應(yīng)用廣泛，而且在醫(yī)療、檢測、控制、自動(dòng)化生產(chǎn)線以及人們的日常生活中，也都產(chǎn)生了越來越深刻的影響。第2頁（1）便于集成與系列化生產(chǎn)，成本低廉，使用方便；2.數(shù)字電6

獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件（二極管、三極管）的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)來實(shí)現(xiàn)。邏輯0和邏輯1：電子電路中通常把高電平表示為邏輯1；把低電平表示為邏輯0。（正邏輯）

邏輯門電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡稱門電路。基本和常用門電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。9.1.2基本門電路第2頁獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件（二極管、三71.“與”門電路當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生，這種因果關(guān)系叫做“與”邏輯，也稱為邏輯乘。（1）“與”邏輯關(guān)系F=AB與邏輯功能：有0出0，全1出1。第2頁1.“與”門電路當(dāng)決定某事件的全部條件同8“與”門真值表“與”門電路圖符號一個(gè)“與”門的輸入端至少為兩個(gè)，輸出端只有一個(gè)。（2）實(shí)現(xiàn)與邏輯關(guān)系的電路稱為與門。第2頁“與”門真值表“與”門電路圖符號一個(gè)“與9“與”邏輯（邏輯乘）的運(yùn)算規(guī)則與門的輸入端可以有多個(gè)。下圖為一個(gè)三輸入與門電路的輸入信號A、B、C和輸出信號F的波形圖。ABCF有0出0有0出0全1出1第2頁“與”邏輯（邏輯乘）的運(yùn)算規(guī)則與門的輸入端102.“或”門電路當(dāng)某事件發(fā)生的全部條件中至少有一個(gè)條件滿足時(shí)，事件必然發(fā)生，當(dāng)全部條件都不滿足時(shí)，事件決不會(huì)發(fā)生，這種因果關(guān)系叫做“或”邏輯，也稱為邏輯加。（1）“或”邏輯關(guān)系F=A+B或邏輯功能：有1出1，全0出0。第2頁2.“或”門電路當(dāng)某事件發(fā)生的全部條件中11

（2）實(shí)現(xiàn)或邏輯關(guān)系的電路稱為或門?！盎颉遍T真值表“或”門電路圖符號一個(gè)“或”門的輸入端也是至少兩個(gè)，輸出端只有一個(gè)。第2頁（2）實(shí)現(xiàn)或邏輯關(guān)系的電路稱為或門。“或”門真值表“或”12“或”邏輯（邏輯加）的運(yùn)算規(guī)則或門的輸入端也可以有多個(gè)。下圖為一個(gè)三輸入或門電路的輸入信號A、B、C和輸出信號F的波形圖。ABCF全0出0全0出0有1出1第2頁“或”邏輯（邏輯加）的運(yùn)算規(guī)則或門的輸入端133.“非”門電路當(dāng)某事件相關(guān)的條件不滿足時(shí)，事件必然發(fā)生；當(dāng)條件滿足時(shí)，事件決不會(huì)發(fā)生，這種因果關(guān)系叫做“非”邏輯。（1）“非”邏輯關(guān)系非邏輯功能：給1出0，給0出1。F=A輸入A為高電平1(3V)時(shí)，三極管飽和導(dǎo)通，輸出F為低電平0（0V)；輸入A為低電平0(0V)時(shí)，三極管截止，輸出F為高電平1（3V)。第2頁3.“非”門電路當(dāng)某事件相關(guān)的條件不滿足14邏輯非（邏輯反）的運(yùn)算規(guī)則“非”門真值表一個(gè)“非”門的輸入端只有1個(gè)，輸出端只有一個(gè)。第2頁邏輯非（邏輯反）的運(yùn)算規(guī)則“非”門真值表159.1.3復(fù)合門電路將與門、或門、非門組合起來，可以構(gòu)成多種復(fù)合門電路。由與門和非門構(gòu)成與非門1.與非門與非門的邏輯功能：有0出1；全1出0。與非門真值表第2頁9.1.3復(fù)合門電路將與門、或門、非門組合起來，可以構(gòu)成16內(nèi)含4個(gè)兩輸入端的與非門，電源線及地線公用。內(nèi)含兩個(gè)4輸入端的與非門，電源線及地線公用。第2頁內(nèi)含4個(gè)兩輸入端的與非門，內(nèi)含兩個(gè)4輸入端的與非門，第2頁17由或門和非門構(gòu)成或非門或非門的邏輯功能：全0出1；有1出0?；蚍情T真值表2.或非門第2頁由或門和非門構(gòu)成或非門或非門的邏輯功能：全0出1；有1出0。183.與或非門第2頁3.與或非門第2頁19異或門和同或門的邏輯圖符號異或門功能：相異出1；相同出0。異或門真值表4.異或門同或門真值表同或門功能：相同出1；相異出0。5.同或門第2頁異或門和同或門的邏輯圖符號異或門功能：相異出1；相同出0。異209.1.4集成門電路R5R1+UccR2R3AFT1T2T3T5BCR4T4F1ABCF1+UccR1等效電路1.TTL集成電路輸出級中T3、T4復(fù)合管電路構(gòu)成達(dá)林頓電路，與電阻R5作為T5的負(fù)載，不僅可降低電路的輸出電阻，提高其負(fù)載能力，還可改善門電路輸出波形，提高工作速度。輸入級輸入級等效電路顯然F1=ABC相當(dāng)與門。中間級中間級也稱倒相級，即在T2的集電級和發(fā)射級同時(shí)輸出兩個(gè)相位相反的信號。推拉式輸出級第2頁9.1.4集成門電路R5R1+UccR2R3AFT1T221TTL與非門的工作原理R5R1+UccR2R3AFT1T2T3T5BCR4T4F1輸入信號中至少有一個(gè)為低電平（0.3V）時(shí)，低電平所對應(yīng)的PN結(jié)導(dǎo)通，T1的基極電位被固定在1V（0.3+0.7）。1V①輸入端只要有一個(gè)為低電平，T1基極電位就會(huì)固定在1V，導(dǎo)致T1深度飽和，F(xiàn)1電位為低電平0.3V。T2、T5截止；0.3V截止截止飽和飽和有0出1；T3、T4飽和導(dǎo)通（通過Ucc，R2）；TTL與非門的輸出電位為：第2頁TTL與非門的工作原理R5R1+UccR2R3AFT1T2T22R5R1+UccR2R3AFT1T2T3T5BCR4T4F1輸入信號全部為高電平（3.6V）時(shí)，電源UCC經(jīng)R1、T1集電結(jié)向T2、T5基極提供電流，T2、T5發(fā)射結(jié)導(dǎo)通后，T1基極電位被鉗位在2.1V。0.7+0.7+0.7=2.1V2.1V①輸入端全部為高電平時(shí)，T1基極電位就會(huì)鉗位在2.1V，使T1輸出電位F1為1.4V，T1處于倒置工作狀態(tài)（即發(fā)射結(jié)反偏，集電結(jié)正偏）。0.7V截止微導(dǎo)通0.7V0.7V全1出0。T1在此狀態(tài)下β值較小，因此T2、T5飽和，T3微導(dǎo)通，T4截止；TTL與非門的輸出電位等于T5的飽和電位值：0V1.4V飽和飽和第2頁R5R1+UccR2R3AFT1T2T3T5BCR4T4F123功能真值表邏輯表達(dá)式輸入有0，輸出為1；輸入全1，輸出為0。&ABCF與非門圖符號第2頁功能真值表邏輯表達(dá)式輸入有0，輸出為1；輸入全1，輸出為0。24（2）集電極開路的TTL與非門（OC門）實(shí)際使用中，若將兩個(gè)或多個(gè)邏輯門的輸出端直接與總線相連，就會(huì)得到附加的“線與”邏輯功能。上面講到的普通TTL與非門，由于采用了推拉式輸出電路，因此其輸出電阻很低，使用時(shí)輸出端不能長久接地或與電源短接。因此不能直接讓輸出端與總線相連，即不允許直接進(jìn)行上述“線與”。FR5UccT3T5T4R5UccT3T5T4G1G2線與多個(gè)普通TTL與非門電路的輸出端也不能連接在一起后上總線。因?yàn)?，?dāng)它們的輸出端連接在一起上到總線上，只要有一個(gè)與非門的輸出為高電平時(shí)，這個(gè)高電平輸出端就會(huì)直接與其它低電平輸出端連通而形成通路，總線上就會(huì)有一個(gè)很大的電流Ic由高電平輸出端經(jīng)總線流向低電平輸出端的門電路，該門電路將因功耗過大而極易燒毀。第2頁（2）集電極開路的TTL與非門（OC門）實(shí)際25解決的辦法：集電極開路，如左下圖所示，稱為集電極開路的

與非門，簡稱OC門。R1UccR2R3AFT1T2T5BCOC門在結(jié)構(gòu)上將一般TTL門輸出級的有源負(fù)載部分（如普通TTL與非門中的T3、T4、R4）去除,輸出級晶體管T5的集電極在集成電路內(nèi)部不連接任何元件，直接作為輸出端（集電極開路）。OC門在使用時(shí)，應(yīng)根據(jù)負(fù)載的大小和要求，合理選擇外接電阻RC的數(shù)值，并將RC和電源UCC連接在OC門的輸出端。

另外OC門還可以實(shí)現(xiàn)總線傳輸。RCRcUccF&&&總線OC門不但可以實(shí)現(xiàn)“線與”邏輯；還可以作為接口電路實(shí)現(xiàn)邏輯電平的轉(zhuǎn)換；第2頁解決的辦法：集電極開路，如左下圖所示，稱為集電極開路的26R5R1+UccR2R3AFT1T2T3T5BR4T4F1（3）三態(tài)門三態(tài)門具有三種輸出狀態(tài)：高電平、低電平和高阻狀態(tài)。END1D2R電路分析：①當(dāng)EN=1時(shí)，二極管D2截止，此時(shí)三態(tài)門是普通的與非門電路；F=AB；②當(dāng)EN=0時(shí)（有效狀態(tài)），T1飽和，T2、T4截止，同時(shí)D1導(dǎo)通使T3、T5也截止。這時(shí)從外往輸入端看進(jìn)去，電路呈現(xiàn)高阻態(tài)；因?yàn)槿龖B(tài)門在EN=1時(shí)為普通與非門，有高、低電平兩種狀態(tài)，在EN=0時(shí)為高阻態(tài)，共有三種狀態(tài)，因此稱為三態(tài)門。三態(tài)門的邏輯符號如下：ABE/DFEN&第2頁R5R1+UccR2R3AFT1T2T3T5BR4T4F1（27三態(tài)門真值表三態(tài)門主要用于總線結(jié)構(gòu)，實(shí)現(xiàn)用一根導(dǎo)線輪流傳送多路數(shù)據(jù)。通常把用于傳輸多個(gè)門輸出信號的導(dǎo)線叫做總線（母線）。如下圖所示。只要控制端輪流地出現(xiàn)高電平（每一時(shí)刻只允許一個(gè)門正常工作），總線上就輪流送出各個(gè)與非門的輸出信號，由此可省去大量的機(jī)內(nèi)連線?？偩€（BUS）D1E/D1&ENL1……D2E/D2&ENL2DnE/Dn&ENLn第2頁三態(tài)門真值表三態(tài)門主要用于總線結(jié)構(gòu)，實(shí)現(xiàn)用一28（1）CMOS反相器1.CMOS門電路工作管T1為N溝道增強(qiáng)型MOS管，負(fù)載管T2為P溝道增強(qiáng)型MOS管，兩管的漏極接在一起作為電路的輸出端，兩管的柵極接在一起作為電路的輸入端，T1、T2源極與其襯底相連，一個(gè)接地，一個(gè)接電源uiUDDT1T2u0NMOS管PMOS管如果要使電路中的絕緣柵型場效應(yīng)管形成導(dǎo)電溝道，T1的柵源電壓必須大于開啟電壓的值，T2的柵源電壓必須低于開啟電壓的值，所以，為使電路正常工作，電源電壓UDD必須大于兩管開啟電壓的絕對值之和。工作原理：（1）ui＝0V時(shí)，T1截止，T2導(dǎo)通。輸出電壓u0＝UDD；（2）ui＝UDD時(shí)，T1導(dǎo)通，T2截止。輸出電壓u0＝0V。第2頁（1）CMOS反相器1.CMOS門電路工作管T1為N溝道增29（2）CMOS傳輸門和模擬開關(guān)CPuiUDDu0TNTP工作原理：設(shè)高電平為10V，低電平為0V，電源電壓為10V。開啟電壓為3V。①在CP＝“1”，若輸入電壓為0V～7V，則TN的柵源電壓不低于3V，因此TN管導(dǎo)通；若輸入電壓為3V～10V，同理，TP管導(dǎo)通，即在輸入電壓為0V～10V的范圍內(nèi)，至少有一個(gè)管子是導(dǎo)通的。輸入電壓可以傳送到輸出端。此時(shí)傳輸門相當(dāng)于接通的開關(guān)。②當(dāng)CP＝“0”，無論輸入電壓在0V～10V之間如何變化，柵極和源極之間的電壓無法滿足管子導(dǎo)通溝道產(chǎn)生的條件，所以兩個(gè)管子都截止，輸入電壓無法傳送到輸出端。此時(shí)傳輸門相當(dāng)于斷開的開關(guān)。當(dāng)傳輸門的控制信號由一個(gè)非門的輸入和輸出來提供時(shí)，就構(gòu)成一個(gè)模擬開關(guān)，其電路和原理不再敘述。第2頁（2）CMOS傳輸門和模擬開關(guān)CPuiUDDu0TNTP工作30討論題

F=ABC是三輸入的與門；G是非門。

TTL門的邏輯高電平約為3.6V；低電平約為0.3V。CMOS門的邏輯高電平約為5~10V,低電平約為0~0.4V.使用時(shí)特別要注意CMOS門芯片不用的輸入端不能懸空！其他注意事項(xiàng)可參看課本。TTL門和CMOS門的邏輯高電平和邏輯低電平大約為多少？使用時(shí)兩類門各要注意些什么？兩個(gè)TTL與非門的輸出端可以直接連接嗎？為什么？三態(tài)門與普通TTL與非門相比有什么不同？三態(tài)門主要應(yīng)用于什么場合？邏輯函數(shù)F=ABC和G=A各為何門？畫出它們的邏輯圖符號和寫出其真值表.

普通與非門只有高電平和低電平兩種狀態(tài)，三態(tài)門除了這兩種狀態(tài)還有高阻態(tài)。三態(tài)門主要應(yīng)用于總線傳送，它可進(jìn)行單向數(shù)據(jù)傳送，也可以進(jìn)行雙向數(shù)據(jù)傳送。第2頁討論題F=ABC是三輸入的與門；G是非門。TTL門319.2

組合邏輯電路分析基礎(chǔ)9.2.1計(jì)數(shù)制與代碼9.2.2邏輯函數(shù)的化簡9.2.3組合邏輯電路第2頁9.2組合邏輯電路分析基礎(chǔ)9.2.1計(jì)數(shù)制與代碼932

9.2.1計(jì)數(shù)制與代碼1.計(jì)數(shù)制計(jì)數(shù)制是用表示計(jì)數(shù)值符號的個(gè)數(shù)（稱為基數(shù)）來命名的。日常生活中，人們常用的計(jì)數(shù)制是十進(jìn)制，而在數(shù)字電路中通常采用的是二進(jìn)制，有時(shí)也采用八進(jìn)制和十六進(jìn)制。（1）基數(shù)：指在該進(jìn)位制中可能用到的數(shù)碼的個(gè)數(shù)。如二進(jìn)制有0和1兩個(gè)數(shù)碼，因此基數(shù)是2；十進(jìn)制有0～9十個(gè)數(shù)碼，基數(shù)是10。（2）位權(quán)：任意一種進(jìn)位制的數(shù)中，每一位的數(shù)碼代表的權(quán)不同，例如十進(jìn)制數(shù)535=5×102+3×101+5×100，顯然百位的5代表500,個(gè)位的5代表5個(gè)；其中位權(quán)是10的冪。兩個(gè)概念第2頁9.2.1計(jì)數(shù)制與代碼1.計(jì)數(shù)制計(jì)數(shù)制是用表示計(jì)33（1）十進(jìn)制特點(diǎn)①十進(jìn)制計(jì)數(shù)各位的基數(shù)是10；②十進(jìn)制數(shù)的每一位必定是0～9十個(gè)數(shù)碼中的一個(gè)；③十進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢10進(jìn)1”；④同一個(gè)數(shù)字符號在不同的數(shù)位代表的權(quán)不同，權(quán)是10的冪。（2）二進(jìn)制特點(diǎn)①二進(jìn)制計(jì)數(shù)各位的基數(shù)是2；②二進(jìn)制數(shù)的每一位必定是1和0兩個(gè)二進(jìn)制數(shù)碼中的一個(gè)；③二進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢2進(jìn)1”；④同一個(gè)數(shù)字符號在不同的數(shù)位代表的權(quán)不同，權(quán)是2的冪。第2頁（1）十進(jìn)制特點(diǎn)①十進(jìn)制計(jì)數(shù)各位的基數(shù)是10；②十進(jìn)制數(shù)的每34（3）八進(jìn)制和十六進(jìn)制八進(jìn)制特點(diǎn)①八進(jìn)制計(jì)數(shù)各位的基數(shù)是8；②八進(jìn)制數(shù)的每一位必定是0～7中八個(gè)數(shù)碼中的一個(gè)；③八進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢8進(jìn)1”；④同一個(gè)數(shù)字符號在不同的數(shù)位代表的權(quán)不同，權(quán)是8的冪。十六進(jìn)制特點(diǎn)①十六進(jìn)制計(jì)數(shù)各位的基數(shù)是16；②十六進(jìn)制數(shù)的每一位必定是0～15中十五個(gè)數(shù)碼中的一個(gè)；③十六進(jìn)制數(shù)低位和相鄰高位之間的進(jìn)位關(guān)系是“逢16進(jìn)1”；④同一個(gè)數(shù)字符號在不同的數(shù)位代表的權(quán)不同，權(quán)是16的冪。第2頁（3）八進(jìn)制和十六進(jìn)制八進(jìn)制特點(diǎn)①八進(jìn)制計(jì)數(shù)各位的基數(shù)是8；35５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。＋

任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對應(yīng)的權(quán)的乘積之和，稱為位權(quán)展開式。(5555)10＝5×103＋5×102＋5×101＋5×100(209.04)10＝2×102＋0×101＋9×100＋0×10－1＋4×10－2又如：即：第2頁５５５５５×１０３＝５０００５×１０２＝５００５×１362.數(shù)制轉(zhuǎn)換第2頁2.數(shù)制轉(zhuǎn)換第2頁37任意進(jìn)制數(shù)按位權(quán)展開后，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。二進(jìn)制數(shù)與八進(jìn)制數(shù)之間的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。 =011111100.010110(374.26)8（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點(diǎn)開始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。第2頁任意進(jìn)制數(shù)按位權(quán)展開后，即可以轉(zhuǎn)換為十進(jìn)制38111010100.0110000＝(1D4.6)16=（101011110100.01110110）2(AF4.76)16二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。二進(jìn)制數(shù)與十六進(jìn)制數(shù)之間的相互轉(zhuǎn)換十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)原理：將整數(shù)部分和小數(shù)部分分別進(jìn)行轉(zhuǎn)換。對整數(shù)部分采用基數(shù)連除法；小數(shù)部分采用基數(shù)連乘法。轉(zhuǎn)換后再合并。整數(shù)部分—除2取余法；小數(shù)部分—乘2取整法。第2頁111010100.039整數(shù)部分——除2取余法小數(shù)部分——乘2取整法所以：(44.375)10＝(101100.011)2采用基數(shù)連除、連乘法，可將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)，再根據(jù)二進(jìn)制與任意進(jìn)制之間的轉(zhuǎn)換規(guī)則，進(jìn)而轉(zhuǎn)換為任意進(jìn)制數(shù)。第2頁整數(shù)部分——除2取余法小數(shù)部分——乘2取整法所以：(44.340練習(xí)把下列二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)（10011011100）2=（）8（11100110110）2=（）8把下列二進(jìn)制數(shù)轉(zhuǎn)換成十六進(jìn)制數(shù)（1001101110011011）2=（）16（1110010011010110）2=（）16把下列十進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制、八進(jìn)制數(shù)和十六進(jìn)制數(shù)（364.225）10=（）2=（）16=（）8（74.5）10=（）2=（）16=（）8

第2頁練習(xí)把下列二進(jìn)制數(shù)轉(zhuǎn)換成八進(jìn)制數(shù)（10011011100）2413.二進(jìn)制代碼用以表示十進(jìn)制數(shù)碼、字母、符號等信息的一定位數(shù)的二進(jìn)制數(shù)稱為代碼。二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來表示十進(jìn)制數(shù)中的0~9十個(gè)數(shù)碼。簡稱BCD碼。

2421碼的權(quán)值依次為2、4、2、1；余3碼由8421BCD碼每個(gè)代碼加0011得到；格雷碼是一種循環(huán)碼，其特點(diǎn)是任意相鄰的兩個(gè)字碼，僅有一位代碼不同，其它位相同。用四位自然二進(jìn)制碼中的前10個(gè)數(shù)碼來表示十進(jìn)制數(shù)碼，讓各位的權(quán)值依次為8、4、2、1，稱為8421BCD碼。第2頁3.二進(jìn)制代碼用以表示十進(jìn)制數(shù)碼、字母、符號42第2頁第2頁43

9.2.2邏輯函數(shù)的化簡1.邏輯代數(shù)的公式、定律和邏輯運(yùn)算規(guī)則邏輯代數(shù)的基本定律第2頁9.2.2邏輯函數(shù)的化簡1.邏輯代數(shù)的公式、定律和邏輯44(A+B)(A+C)=AA+AB+AC+BC(A+B)(B+C)=A+BC=A+AB+AC+BCAA=A=A(1+B+C)+BC含有A的項(xiàng)提取=A+BC1+B+C=1證明：A+A=1A·1=1證明：A+AB=A+B第2頁(A+B)(A+C)=AA+AB+AC+BC(A+B)(B+45若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他因子都相同時(shí)，則這兩項(xiàng)可以合并成一項(xiàng)，并消去互為反變量的因子。2.邏輯函數(shù)的代數(shù)化簡法邏輯函數(shù)化簡的意義：邏輯表達(dá)式越簡單，實(shí)現(xiàn)它的電路越簡單，電路工作越穩(wěn)定可靠。運(yùn)用摩根定律運(yùn)用分配律運(yùn)用分配律利用公式Ａ＋Ａ＝1，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。第2頁若兩個(gè)乘積項(xiàng)中分別包含同一個(gè)因子的原變量和反變量，而其他46如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多余的，可消去。運(yùn)用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的項(xiàng)。利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的變量。如果一個(gè)乘積項(xiàng)的反是另一個(gè)乘積項(xiàng)的因子，則這個(gè)因子是多余的，可消去。運(yùn)用吸收律第2頁如果乘積項(xiàng)是另外一個(gè)乘積項(xiàng)的因子，則這另外一個(gè)乘積項(xiàng)是多47利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項(xiàng)配上其所缺的變量，以便用其它方法進(jìn)行化簡。利用公式Ａ＋Ａ＝Ａ，為某項(xiàng)配上其所能合并的項(xiàng)。第2頁利用公式Ａ＝Ａ（Ｂ＋Ｂ），為某一項(xiàng)配上其所缺483.邏輯函數(shù)的卡諾圖化簡法（1）最小項(xiàng)

設(shè)有n個(gè)變量，它們組成的與項(xiàng)中每個(gè)變量或以原變量或以反變量形式出現(xiàn)一次，且僅出現(xiàn)一次，此與項(xiàng)稱之為n個(gè)變量的最小項(xiàng)。對于n個(gè)變量就可構(gòu)成2n個(gè)最小項(xiàng)，分別記為mn；其中下標(biāo)值n：當(dāng)各最小項(xiàng)變量按一定順序排好后，用1代替其中的原變量，0代替其中的反變量，便得一個(gè)二進(jìn)制數(shù)，該二進(jìn)制數(shù)的等值十進(jìn)制即為n的值。例如：三變量的8個(gè)最小項(xiàng)可以表示為：ABC=m0ABC=m1ABC=m2ABC=m3ABC=m4ABC=m5ABC=m6ABC=m7

同理，兩變量有4個(gè)最小項(xiàng)：00（m0），01（m1），10（m2），11（m3）；四變量有16個(gè)最小項(xiàng)m0～m15.第2頁3.邏輯函數(shù)的卡諾圖化簡法（1）最小項(xiàng)設(shè)49

最小項(xiàng)性質(zhì)：對于任意一個(gè)最小項(xiàng)，只有一組變量的取值使它的值為1；任意兩個(gè)最小項(xiàng)的乘積恒等于零；n個(gè)變量的2n個(gè)最小項(xiàng)之和等于1。m0m1m2m3m4m5m6m7ABCABCABCABCABCABCABCABC00000101001110010111011101234567編號最小項(xiàng)ABC序號第2頁最小項(xiàng)性質(zhì)：對于任意一個(gè)最小項(xiàng)，只有一組變量50邏輯函數(shù)被表達(dá)成一系列乘積項(xiàng)之和，則稱之為“與或”表達(dá)式。如果構(gòu)成函數(shù)的“與或”表達(dá)式中每一個(gè)乘積項(xiàng)(與項(xiàng))均為最小項(xiàng)時(shí)，則這種表達(dá)式稱之為最小項(xiàng)標(biāo)準(zhǔn)式，且這種表示是唯一的。如：F(A,B,C)=AC+AB+BC=ABC+ABC+ABC+ABC=m2＋m3＋m5＋m7=∑m(2,3,5,7)函數(shù)的最小項(xiàng)標(biāo)準(zhǔn)式第2頁邏輯函數(shù)被表達(dá)成一系列乘積項(xiàng)之和，則稱之為“與51（2）卡諾圖

卡諾圖是邏輯函數(shù)真值表的一種圖形表示，卡諾圖原則上不受變量個(gè)數(shù)的限制，利用卡諾圖可以有規(guī)律地化簡邏輯函數(shù)表達(dá)式，并能直觀地寫出邏輯函數(shù)的最簡式?？ㄖZ圖是一種平面方格陣列圖，它將最小項(xiàng)按相鄰原則排列到小方格內(nèi)?？ㄖZ圖的畫圖規(guī)則：任意兩個(gè)幾何位置相鄰的最小項(xiàng)之間，只允許有一個(gè)變量的取值不同。m0m1m2m3AB0101兩變量的卡諾圖三變量的卡諾圖m0m1m4m5ABC000101m3m2m7m61110第2頁（2）卡諾圖卡諾圖是邏輯函數(shù)真值表的一種52四變量的卡諾圖m0m1m4m5ABCD00010001m3m2m7m61110m12m13m8m9m15m14m11m101110用卡諾圖表示邏輯函數(shù)F=m1+m2+m5+m7，其真值表和卡諾圖標(biāo)注如下：例：01324576BCA11110001111001①把給定的邏輯函數(shù)化為最小項(xiàng)標(biāo)準(zhǔn)式；②按變量數(shù)畫出相應(yīng)卡諾圖；③把最小項(xiàng)標(biāo)準(zhǔn)式中含有的最小項(xiàng)在方格內(nèi)標(biāo)“1”④所有標(biāo)有“1”的小方格就是該邏輯函數(shù)中的項(xiàng)。行號ABCFmi0123456700000101001110010111011101100101m0m1m2m3m4m5m6m7第2頁四變量的卡諾圖m0m1m4m5ABCD00010001m3m53F1=AC+ABC+BC將函數(shù)化為標(biāo)準(zhǔn)式，即：F1=ABC+ABC+ABC+ABC+ABC=m1+m4+m5+m6+m7=∑m(1,4,5,6,7)F1的卡諾圖如下：例：m0m1m4m5ABC000101m3m2m7m6111011111第2頁F1=AC+ABC+BC例：54也可以按邏輯函數(shù)式中“與、或”的幾何含義直接把函數(shù)標(biāo)注到卡諾圖上。例：F2=ABC+AC+BCm0m1m4m5ABC000101m3m2m7m6111011111第2頁也可以按邏輯函數(shù)式中“與、或”的幾何含義直55用卡諾圖化簡邏輯函數(shù)的基本原理2個(gè)小方格相鄰時(shí)，可以合并為一項(xiàng)，同時(shí)消去一個(gè)互非的變量；4個(gè)小方格組成一個(gè)大方塊，或組成一行（列），或在相鄰兩行（列）的兩端，或處于四角時(shí)，可以合并為一項(xiàng)，同時(shí)消去兩個(gè)互非的變量；8個(gè)小方格組成一個(gè)長方形，或處于兩邊的兩行（兩列），可合并為一項(xiàng)，同時(shí)消去三個(gè)互非的變量；如果邏輯變量為5個(gè)或5個(gè)以上時(shí)，在用卡諾圖化簡時(shí)，合并的小方格應(yīng)組成正方形或長方形，同時(shí)滿足相鄰原則（不一定是幾何上的相鄰）。①

根據(jù)變量的數(shù)目，畫出函數(shù)的卡諾圖；合并最小項(xiàng)的規(guī)律：化簡的步驟：②

合并最小項(xiàng)，即把可以合并的最小項(xiàng)用卡諾圈圈起來；③按每個(gè)圈作為一個(gè)乘積項(xiàng)，將各乘積項(xiàng)相加，寫出化簡后的與或表達(dá)式。第2頁用卡諾圖化簡邏輯函數(shù)的基本原理2個(gè)小方格相鄰56例：化簡F1=m(1,3,4,5,9,11,12,13,14,15)第一步：將函數(shù)F1表示在卡諾圖中；第二步：選擇出必要極大圈，注意卡諾圈只能圈住相鄰的最小項(xiàng)為2n，即相鄰2個(gè)方格；4個(gè)方格；8個(gè)方格；16個(gè)方格……第2頁ABCD00010001111011100111100011011110函數(shù)式中含有的最小項(xiàng)用“1”標(biāo)在對應(yīng)的方格內(nèi)，其它方格標(biāo)“0”。第三步：消去卡諾圈內(nèi)互非的變量，寫出化簡后的與或表達(dá)式。即：F1=BC+AB+CD+BD例：化簡F1=m(1,3,4,5,9,11,12,1357第2頁例：化簡F2=m(1,2,3,4,5,7,14,15)ABCD00010001111011100111111000001100F2=ABC+AD+ABC+ABC由卡諾圖化簡后可得：例：ABC00010111101111可得：F3=A這三個(gè)2個(gè)方格的卡諾圈各消去一個(gè)互非的變量D。4個(gè)方格的卡諾圈消去兩個(gè)互非的變量B和C。F3=ABC+AB+ABC+ABC第2頁例：化簡F2=m(1,2,3,4,5,7,14,584.帶有約束項(xiàng)的邏輯函數(shù)的化簡如果一個(gè)有n個(gè)變量的邏輯函數(shù)，它的最小項(xiàng)數(shù)為2n個(gè)，但在實(shí)際應(yīng)用中可能僅用一部分，另外一部分禁止出現(xiàn)或者出現(xiàn)后對電路的邏輯狀態(tài)無影響，我們稱這部分最小項(xiàng)為無關(guān)最小項(xiàng)（也稱為約束項(xiàng)），用d表示。由于無關(guān)最小項(xiàng)對最終的邏輯結(jié)果無影響，因此在化簡的過程中，可以根據(jù)化簡的需要將這些約束項(xiàng)看作1或者0。約束項(xiàng)在卡諾圖中填寫時(shí)用×表示。用卡諾圖化簡邏輯函數(shù)：F=∑m（1，3，5，7，9）+∑d（10，11，12，13，14，15）例：1111××××1××可得：F=DABCD0001111000011110利用約束項(xiàng)化簡的過程中，盡量不要將不需要的約束項(xiàng)也畫入圈內(nèi)，否則得不到函數(shù)的最簡形式。第2頁4.帶有約束項(xiàng)的邏輯函數(shù)的化簡如果一個(gè)有n個(gè)59練習(xí)1.F＝AB+AB·(C+D)·E化簡下列邏輯函數(shù)式2.F=AB+AC+BC3.F=AB+BC+BC+AB4.F=AB+AC+BC+CB+BD+DB+ADE(F+G)5.F=m(0,8,9,10,11,12,13,14,15)6.F=(A+B)(A+D)(A+C)7.F=Σm(4,5,13,15)+Σd(2,3,7,9,14)8.F=Σm(11,12,13,14,15)+Σd(5,6,7,8,9,10)9.F=Σm(3,5,7,9,11)+Σd(0,1,2,13,14,15)第2頁練習(xí)1.F＝AB+AB·(C+D)·E化簡下列邏輯60

9.2.3組合邏輯電路1.組合邏輯電路的分析在數(shù)字電路中，如果任意時(shí)刻的輸出信號，僅取決于該時(shí)刻輸入信號邏輯取值的組合，而與輸入信號作用前電路原有的狀態(tài)無關(guān)，這類數(shù)字電路稱為組合邏輯電路。所謂分析，就是根據(jù)給定的邏輯電路，找出其輸出信號和輸入信號之間的邏輯關(guān)系，確定電路的邏輯功能。組合邏輯電路的一般分析步驟如下：①用逐級遞推法寫出輸出邏輯函數(shù)與輸入邏輯變量之間的關(guān)系；②用公式法或者卡諾圖法化簡，寫出最簡邏輯表達(dá)式；③根據(jù)最簡邏輯函數(shù)式列出功能真值表；④根據(jù)真值表寫出邏輯功能說明，以便理解電路的作用。第2頁9.2.3組合邏輯電路1.組合邏輯電路的分析61當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過?；喓罄?/p>

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3

4

第2頁當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y62例：應(yīng)用反演律第2頁例：應(yīng)用反演律第2頁63電路真值表電路的輸出F只與輸入A、B有關(guān)，而與輸入C無關(guān)。F和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，F(xiàn)=1；A、B全為1時(shí)，F(xiàn)=0。所以F和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能ABC0001011110111111AB由卡諾圖找出為1的最小項(xiàng)第2頁電路真值表電路的輸出F只與輸入A、B有關(guān)，而與輸入C無關(guān)642.組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)是根據(jù)給定的實(shí)際邏輯功能，找出實(shí)現(xiàn)該功能的邏輯電路。組合邏輯電路設(shè)計(jì)步驟如下：①根據(jù)給出的條件，找出什么是邏輯變量，什么是邏輯函數(shù)，用字母設(shè)出，另外用0和1各表示一種狀態(tài)，找出邏輯函數(shù)和邏輯變量之間的關(guān)系；②根據(jù)邏輯函數(shù)和邏輯變量之間的關(guān)系列出真值表，并根據(jù)真值表寫出邏輯表達(dá)式；③化簡邏輯函數(shù)；④根據(jù)最簡邏輯表達(dá)式畫出邏輯電路；⑤驗(yàn)證所作的邏輯電路是否能滿足設(shè)計(jì)的要求（特別是有約束條件時(shí)要驗(yàn)證約束條件中的最小項(xiàng)對電路工作狀態(tài)的影響）。第2頁2.組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)65用與非門設(shè)計(jì)一個(gè)交通報(bào)警控制電路。交通信號燈有紅、綠、黃3種，3種燈分別單獨(dú)工作或黃、綠燈同時(shí)工作時(shí)屬正常情況，其他情況均屬故障，出現(xiàn)故障時(shí)輸出報(bào)警信號。設(shè)紅、綠、黃燈分別用A、B、C表示，燈亮?xí)r為正常工作，其值為1，燈滅時(shí)為故障現(xiàn)象，其值為0；輸出報(bào)警信號用F表示，正常工作時(shí)F值為0，出現(xiàn)故障時(shí)F值為1。列出真值表如下：

1

例：第2頁用與非門設(shè)計(jì)一個(gè)交通報(bào)警控制電路。交通信號燈有紅、綠、黃3種66

2

3

4

第2頁234第2頁675

第2頁5第2頁68練習(xí)&&&&ABSi&Ci1.分析下面電路的邏輯功能2.用與非門設(shè)計(jì)一個(gè)三變量的判偶電路。3.用與非門設(shè)計(jì)一個(gè)四變量的多數(shù)表決電路。其中A為主裁判，同意時(shí)占兩分，其他裁判同意時(shí)占1分，只要得3分就通過。第2頁練習(xí)&&&&ABSi&Ci1.分析下面電路的邏輯功能2.用69能實(shí)現(xiàn)把某種特定信息轉(zhuǎn)換為機(jī)器識(shí)別的二進(jìn)制代碼的組合邏輯電路稱為編碼器。由于中、大規(guī)模集成電路的出現(xiàn)，組合邏輯電路在設(shè)計(jì)概念上發(fā)生了很大的變化，現(xiàn)在已經(jīng)有了邏輯功能很強(qiáng)的組合邏輯器件，常用的組合邏輯電路部件有加法器、數(shù)值比較9.3編碼器器、編碼器、譯碼器、數(shù)據(jù)選擇器和數(shù)據(jù)分配器等。靈活地應(yīng)用它們，將會(huì)使組合邏輯電路在設(shè)計(jì)時(shí)事半功倍。下面我們向大家介紹其中的一些組合邏輯器件。

9.3.110線4線編碼器9.3.2變量編碼器第2頁能實(shí)現(xiàn)把某種特定信息轉(zhuǎn)換為機(jī)器識(shí)別的二進(jìn)制709.3.110線—4線編碼器10線—4線編碼器是將十進(jìn)制數(shù)碼轉(zhuǎn)換為二進(jìn)制代碼的組合邏輯電路。常用的集成芯片有74LS147等。74LS147的邏輯符號和管腳功能12345678161514131211109I1~I9為輸入信號端；A~D為輸出端，均為低電平有效。74LS147第2頁9.3.110線—4線編碼器10線—4線7174LS147編碼器真值表輸入輸出×××××××××××××××××0×××××××01××××××011×××××0111××××01111×××011111××0111111×011111110111111111111011001111000100110101011110011011110ABCDIIIIIIIII

987654321第2頁74LS147編碼器真值表輸入輸出×××72從真值表中可以看出，當(dāng)無輸入信號或輸入信號中無低電平“0”時(shí)，輸出端全部為高電平“1”；若輸入端I9為“0”時(shí)，不論其它輸入端是否有輸入信號輸入，輸出為0110（1001的反碼）；再根據(jù)其它輸入端的輸入情況可以得出相應(yīng)的輸出代碼，I9的優(yōu)先級別最高，I1的優(yōu)先級別最低。9.3.2變量編碼器變量編碼器的輸出位數(shù)為n時(shí)，輸入端的數(shù)量為2n。下面以8線—3線優(yōu)先編碼器74LS148為例，介紹這類編碼器的功能及應(yīng)用。1234567816151413121110974LS148顯然，74LS147芯片是一種優(yōu)先編碼器。在優(yōu)先編碼器中優(yōu)先級別高的信號排斥級別低的信號，具有單方面排斥的特性。74LS148的管腳排列圖第2頁從真值表中可以看出，當(dāng)無輸入信號或輸入信號中無低電73管腳排列圖中，I0～I(xiàn)7為輸入信號端，Y0

～Y2為輸出端，S為使能輸入端，OE為使能輸出端，GS為片優(yōu)先編碼輸出端。當(dāng)使能輸入端S＝１時(shí)，電路處于禁止編碼狀態(tài)，所有的輸出端全部輸出高電平“１”；當(dāng)使能輸入端S＝０時(shí)，電路處于正常編碼狀態(tài)，輸出端的電平由I0～I(xiàn)7

的輸入信號而定。I7的優(yōu)先級別最高，I0級別最低。使能輸出端OE

＝０時(shí)，表示電路處于正常編碼同時(shí)又無輸入編碼信號的狀態(tài)。片優(yōu)先編碼輸出端GS＝０時(shí)，表示電路處于正常編碼且又有編碼信號輸入時(shí)的狀態(tài)。第2頁管腳排列圖中，I0～I(xiàn)7為輸入信號端，Y7474LS148優(yōu)先編碼器真值表輸入輸出1000000000××××××××11111111×××××××0××××××01×××××011××××0111×××01111××011111×01111110111111111111100000101001110010111011111100101010101010101I0I2I1I3I5I4I7I6SY2Y0OEGSY1第2頁74LS148優(yōu)先編碼器真值表輸入輸出1××75利用使能端的作用，可以用兩塊74LS148擴(kuò)展為16線—4線優(yōu)先編碼器。74LS148優(yōu)先編碼器的擴(kuò)展應(yīng)用74LS14874LS148&&&&GSY3Y2Y0Y1OE當(dāng)高位芯片的使能輸入端為“0”時(shí)，允許對I8～I(xiàn)15編碼，當(dāng)高位芯片有編碼信號輸入時(shí)，OE為1，它控制低位芯片處于禁止?fàn)顟B(tài)；若當(dāng)高位芯片無編碼信號輸入時(shí)，OE為0，低位芯片處于編碼狀態(tài)。高位芯片的GS端作為輸出信號的高位端，輸出信號的低三位由兩塊芯片的輸出端對應(yīng)位相“與”后得到。在有編碼信號輸入時(shí)，兩塊芯片只能有一塊工作于編碼狀態(tài)，輸出也是低電平有效，相“與”后就可以得到相應(yīng)的編碼輸出信號。第2頁利用使能端的作用，可以用兩塊74LS148擴(kuò)769.4譯碼顯示電路譯碼器是一個(gè)多輸入、多輸出的組合邏輯電路。它的作用是把機(jī)器識(shí)別的、給定的二進(jìn)制代碼“翻譯”成為人們識(shí)別的特定信息，使其輸出端具有某種特定的狀態(tài)，并且在輸出通道中相應(yīng)的一路有信號輸出。譯碼器在數(shù)字系統(tǒng)中有廣泛的用途，不僅用于代碼的轉(zhuǎn)換、終端的數(shù)字顯示，還用于數(shù)據(jù)分配、存儲(chǔ)器尋址和組合控制信號等。譯碼器可分為變量譯碼器、代碼變換譯碼器和顯示譯碼器。我們主要介紹變量譯碼器和顯示譯碼器的外部工作特性和應(yīng)用。9.4.1變量譯碼器9.4.2顯示譯碼器第2頁9.4譯碼顯示電路譯碼器是一個(gè)多輸入、多779.4.1變量譯碼器變量譯碼器的輸入、輸出端數(shù)的關(guān)系是：當(dāng)有n個(gè)輸入端，就有2n個(gè)輸出端。而每一個(gè)輸出所代表的函數(shù)對應(yīng)于n個(gè)輸入變量的最小項(xiàng)。常見的變量譯碼器有74LS138（3線—8線譯碼器），74LS154（4線—16線譯碼器），74LS131（帶鎖存的3線—8線譯碼器）等。1234567816151413121110974LS138由74LS138芯片的管腳排列圖可以看出，它是一個(gè)有16個(gè)管腳的數(shù)字集成電路，除電源、“地”兩個(gè)端子外，還有三個(gè)輸入端A2、A1、A0，八個(gè)輸出端Y0～Y7，三個(gè)使能端Ｇ1、G2A、G2B。74LS138譯碼器輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號第2頁9.4.1變量譯碼器變量譯碼器的輸入、輸出端7874LS138譯碼器真值表輸入輸出

×10×1010101010101010××××××000001010011100101110111111111111111111111011111111101111111110111111111011111111101111111110111111111011111111101111111110G2AA2G2BY3Y5Y4A0A1G1Y2Y0Y7Y6Y1第2頁74LS138譯碼器真值表輸入輸出×7974LS138譯碼器的功能擴(kuò)展用兩片74LS138可以構(gòu)成4線—16線譯碼器，連接方法如下圖示：74LS138（低位）A074LS138（高位）A1A2“1”A3A3、A2、A1、A0為擴(kuò)展后電路的信號輸入端，Y15～Y0為輸出端。當(dāng)輸入信號最高位A3＝０時(shí)，高位芯片被禁止，Y15～Y8輸出全部為“1”，低位芯片被選中，低電平“0”輸出端由A2、A1、A0決定。A3＝1時(shí)，低位芯片被禁止，Y7～Y0輸出全部為“1”，高位芯片被選中，低電平“0”輸出端由A2、A1、A0決定。第2頁74LS138譯碼器的功能擴(kuò)展用兩片74LS138可以構(gòu)成480邏輯函數(shù)F＝AB＋BC＋AC的最小項(xiàng)為：74LS138譯碼器可實(shí)現(xiàn)邏輯函數(shù)CB“1”A74LS138&F用74LS138還可以實(shí)現(xiàn)三變量或兩變量的邏輯函數(shù)。因?yàn)樽兞孔g碼器的每一個(gè)輸出端的低電平都與輸入邏輯變量的一個(gè)最小項(xiàng)相對應(yīng)，所以當(dāng)我們將邏輯函數(shù)變換為最小項(xiàng)表達(dá)式時(shí)，只要從相應(yīng)的輸出端取出信號，送入與非門的輸入端，與非門的輸出信號就是要求的邏輯函數(shù)。例：利用74LS138實(shí)現(xiàn)邏輯函數(shù)F＝AB＋BC＋AC

解：F＝AB＋BC＋AC

＝ABC＋ABC＋ABC＋ABC

＋ABC

＋ABC

＝∑m( 1,2,3,4,5,6)構(gòu)成的邏輯電路圖第2頁邏輯函數(shù)F＝AB＋BC＋AC的最小項(xiàng)為：74LS138譯碼819.4.2顯示譯碼器用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。數(shù)碼顯示器是常用的顯示器件之一。1.數(shù)碼顯示器第2頁9.4.2顯示譯碼器用來驅(qū)動(dòng)各種顯示器件，從而82第2頁第2頁83b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極數(shù)碼顯示管第2頁b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，84共陰極數(shù)碼顯示器真值表第2頁共陰極數(shù)碼顯示器真值表第2頁852.七段顯示譯碼器七段顯示譯碼器是用來與數(shù)碼管相配合、把以二進(jìn)制BCD碼表示的數(shù)字信號轉(zhuǎn)換為數(shù)碼管所需的輸入信號。常用的七段顯示譯碼器型號有：74LS46、74LS47、74LS48、74LS49等。下面通過對74LS48的分析，了解這一類集成邏輯器件的功能和使用方法。74LS4812345678161514131211109BI/RBO74LS48管腳排列圖：第2頁2.七段顯示譯碼器七段顯示譯碼器是用來與8674LS48功能真值表000000011111×1000111111101×1100101111011×1010001111001×1001100110111×1000110110101×1111001110011×1111111110001×1111000001111×1001111101101×1101101101011×1011001101001×1111100100111×1110110100101×1011000000011×111111100000111000000000000010000000××××0××1111111××××1×0功能顯示abcdefgA3A2A1A0BI/RBORBOLT試燈熄滅滅0顯示0顯示1顯示2顯示3顯示4顯示5顯示6顯示顯示9顯示8顯示7無顯示顯示顯示顯示顯示第2頁74LS48功能真值表00000879.5數(shù)值比較器和數(shù)據(jù)選擇器在一些數(shù)字電子設(shè)備中，經(jīng)常需要對兩個(gè)數(shù)字進(jìn)行比較，根據(jù)比較的結(jié)果決定下一步的操作。具有這種功能的電路，稱為數(shù)值比較器。9.5.1一位數(shù)值比較器當(dāng)對兩個(gè)一位二進(jìn)制數(shù)A、B進(jìn)行比較時(shí)，數(shù)值比較器的比較結(jié)果有三種情況，A＜B、A＝B和A＞B。其比較關(guān)系見下表：ABYA<BYA=BYA>B00010011001000111010YA<B=ABYA>B=ABYA=B=AB+AB=AB+AB9.5.2集成比較器9.5.3數(shù)據(jù)選擇器第2頁9.5數(shù)值比較器和數(shù)據(jù)選擇器在一些數(shù)字電88由輸出輸入之間的關(guān)系YA<B=ABYA>B=ABYA=B=AB+AB=AB+AB據(jù)上述關(guān)系式可畫出一位數(shù)值比較器的邏輯電路圖如下:1A1B&&≥1YA<BYA=BYA>B第2頁由輸出輸入之間的關(guān)系YA<B=ABYA>B=ABYA=B=A8974LS85

B3116UCCA＜B215A3A＝B314B2A＞B413A2YA＞B

512A1YA＝B

611B1YA＜B

710A0GND89B09.5.2集成比較器在進(jìn)行多位數(shù)值的比較時(shí)，先比較兩個(gè)數(shù)值的最高位，當(dāng)其不相等時(shí)，即可得到比較結(jié)果。當(dāng)其相等時(shí)，再進(jìn)行次高位的比較，不相等時(shí)，即得到比較結(jié)果。相等時(shí)，再進(jìn)行下一位比較，……。直到得出比較結(jié)果。常用的比較器型號有74LS85（4位數(shù)值比較器），74LS521（8位數(shù)值比較器），74LS518（8位數(shù)值比較器，OC輸出）等。下面通過對74LS85的分析，了解這一類集成邏輯器件的使用方法。74LS85是一個(gè)16腳的集成邏輯器件，它的管腳排列見左圖。除了兩個(gè)四位二進(jìn)制數(shù)的輸入端和三個(gè)比較結(jié)果的輸出端外，增加了三個(gè)低位的比較結(jié)果的輸入端，用作比較器“擴(kuò)展”比較位數(shù)。74LS85的輸入和輸出均為高電平有效。兩個(gè)74LS85芯片構(gòu)成八位數(shù)值比較器時(shí)，可將低位的輸出端和高位的比較輸入端對應(yīng)相連，高位芯片的輸出端作為整個(gè)八位比較器的比較結(jié)果輸出端。第2頁74LS85B3190邏輯表達(dá)式9.5.3數(shù)據(jù)選擇器在多路數(shù)據(jù)傳送過程中，能夠根據(jù)需要將其中任意一路挑選出來的電路，稱為數(shù)據(jù)選擇器，也叫做多路開關(guān)。D04選1數(shù)據(jù)選擇器D1D2D3YA1A0下圖所示4選1數(shù)據(jù)選擇器，其輸入信號的四路數(shù)據(jù)通常用D0、D1、D2、D3來表示；兩個(gè)地址選擇控制信號分別用A1、A0表示；輸出信號用Y表示，Y可以是4路輸入數(shù)據(jù)中的任意一路，由地址選擇控制信號A1、A0來決定。當(dāng)A1A0=00時(shí)，Y=D0；A1A0=01時(shí)，Y=D1；A1A0=10時(shí)，Y=D2；A1A0=11時(shí)，Y=D3。見下面真值表。輸入數(shù)據(jù)地址變量第2頁邏輯表達(dá)式9.5.3數(shù)據(jù)選擇器在多路數(shù)據(jù)914選1數(shù)據(jù)選擇器對應(yīng)的邏輯電路圖如下：A0A1D0D1D2D3Y11&≥1&&&集成數(shù)據(jù)選擇器的規(guī)格較多，常用的數(shù)據(jù)選擇器型號有74LS151、CT4138八選一數(shù)據(jù)選擇器，74LS153、CT1153雙四選一數(shù)據(jù)選擇器，74LS150十六選一數(shù)據(jù)選擇器等。集成數(shù)據(jù)選擇器的管腳排列圖及真值表均可在電子手冊上查找到，關(guān)鍵是要能夠看懂真值表，理解其邏輯功能，正確選用型號。第2頁4選1數(shù)據(jù)選擇器對應(yīng)的邏輯電路圖如下：A0A1D0D1D2D92討論題編碼器在數(shù)字電路中的作用是什么？編碼器的輸入是二進(jìn)制數(shù)還是特定信息？3線-8線編碼器的輸入有幾個(gè)？數(shù)據(jù)選擇器的輸出端Y由電路中的什么信號來控制？何謂譯碼器？譯碼器的輸入和輸出哪個(gè)是二進(jìn)制數(shù)？哪個(gè)是特定信息？用74LS85比較2個(gè)三位二進(jìn)制數(shù)時(shí)，各輸入端如何連接？構(gòu)成組合邏輯電路的基本單元是什么？三變量有幾個(gè)最小項(xiàng)？由最小項(xiàng)構(gòu)成的方塊圖稱為什么？多看、多練、多思考第2頁討論題編碼器在數(shù)字電路中的作用是什么？編碼器的輸入是二進(jìn)制數(shù)93J《電工電子技術(shù)基礎(chǔ)》電子教案電工電子技術(shù)課件第9章組合邏輯電路942019年12月制作曾令琴主編曾令琴門電路邏輯代數(shù)組合邏輯電路分析及其應(yīng)用組合邏輯電路主要授課內(nèi)容第二篇2019年12月制作曾令琴主編曾令琴門電路邏輯95第9章組合邏輯電路9.1門電路9.2組合邏輯電路分析基礎(chǔ)9.3編碼器9.4譯碼顯示電路9.5數(shù)值比較器和數(shù)據(jù)選擇器第二篇第9章組合邏輯電路9.1門電路9.2組合邏輯電路分969.1門電路9.1.1模擬電路與數(shù)字電路的區(qū)別9.1.2基本門電路9.1.3復(fù)合門電路9.1.4集成門電路問題與討論第2頁9.1門電路9.1.1模擬電路與數(shù)字電路的區(qū)別9.1979.1門電路10.1.1模擬電路與數(shù)字電路的區(qū)別模擬信號：在時(shí)間上和數(shù)值上連續(xù)的信號。數(shù)字信號：在時(shí)間上和數(shù)值上不連續(xù)的（即離散的）信號。uu模擬信號波形數(shù)字信號波形tt對模擬信號進(jìn)行傳輸、處理的電子線路稱為模擬電路。對數(shù)字信號進(jìn)行傳輸、處理的電子線路稱為數(shù)字電路。第2頁9.1門電路10.1.1模擬電路與數(shù)字電路的區(qū)別模98（1）工作信號是二進(jìn)制的數(shù)字信號，在時(shí)間上和數(shù)值上是離散的（不連續(xù)），反映在電路上就是低電平和高電平兩種狀態(tài)（即0和1兩個(gè)邏輯值）。（2）在數(shù)字電路中，研究的主要問題是電路的邏輯功能，即輸入信號的狀態(tài)和輸出信號的狀態(tài)之間的邏輯關(guān)系。（3）對組成數(shù)字電路的元器件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀態(tài)即可。數(shù)字電路的特點(diǎn)第2頁（1）工作信號是二進(jìn)制的數(shù)字信號，在時(shí)間上和數(shù)值上是離散的（99（1）便于集成與系列化生產(chǎn)，成本低廉，使用方便；（2）工作準(zhǔn)確可靠，精度高，搞干擾能力強(qiáng)。（3）不僅能完成數(shù)值計(jì)算，還能完成邏輯運(yùn)算和判斷，運(yùn)算速度快，保密性強(qiáng)。（4）維修方便，故障的識(shí)別和判斷較為容易。2.數(shù)字電路的優(yōu)點(diǎn)數(shù)字電路的優(yōu)越性能使其得到廣泛的應(yīng)用和迅猛的發(fā)展。數(shù)字電路不僅在計(jì)算機(jī)、通信技術(shù)中應(yīng)用廣泛，而且在醫(yī)療、檢測、控制、自動(dòng)化生產(chǎn)線以及人們的日常生活中，也都產(chǎn)生了越來越深刻的影響。第2頁（1）便于集成與系列化生產(chǎn)，成本低廉，使用方便；2.數(shù)字電100

獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件（二極管、三極管）的導(dǎo)通、截止（即開、關(guān)）兩種工作狀態(tài)來實(shí)現(xiàn)。邏輯0和邏輯1：電子電路中通常把高電平表示為邏輯1；把低電平表示為邏輯0。（正邏輯）

邏輯門電路：用以實(shí)現(xiàn)基本和常用邏輯運(yùn)算的電子電路。簡稱門電路?；竞统Ｓ瞄T電路有與門、或門、非門（反相器）、與非門、或非門、與或非門和異或門等。9.1.2基本門電路第2頁獲得高、低電平的基本方法：利用半導(dǎo)體開關(guān)元件（二極管、三1011.“與”門電路當(dāng)決定某事件的全部條件同時(shí)具備時(shí)，結(jié)果才會(huì)發(fā)生，這種因果關(guān)系叫做“與”邏輯，也稱為邏輯乘。（1）“與”邏輯關(guān)系F=AB與邏輯功能：有0出0，全1出1。第2頁1.“與”門電路當(dāng)決定某事件的全部條件同102“與”門真值表“與”門電路圖