CLDFGA的開發(fā)與應用

CPLD/FPGA的開發(fā)與應用

現(xiàn)代電子系統(tǒng)設計方法---EDA技術現(xiàn)代電子系統(tǒng)實現(xiàn)手段---大規(guī)模PLD現(xiàn)代電子系統(tǒng)設計描述---HDL語言現(xiàn)代電子系統(tǒng)設計流程---自頂向下現(xiàn)代電子系統(tǒng)開發(fā)平臺---EDA工具課程教學內(nèi)容

參考教材及資料第1章EDA技術概述

伴隨著2l世紀信息化時代的到來，對電子產(chǎn)品在性能、規(guī)模、復雜度和集成度等方面的要求越來越高。與模擬系統(tǒng)相比數(shù)字系統(tǒng)具有抗干擾能力強，工作穩(wěn)定可靠，便于大規(guī)模集成，易于實現(xiàn)小型化、模塊化、低功耗等優(yōu)點，因此數(shù)字化技術己滲透到科研、生產(chǎn)和人們?nèi)粘Ｉ畹母鱾€方面，數(shù)字化、智能化、高度集成化成為現(xiàn)代電子產(chǎn)品的重要標志，也引發(fā)了電子系統(tǒng)構建方式的改變。電子系統(tǒng)構建方式的改變帶來電子產(chǎn)品設計方法的變革，目前，現(xiàn)代電子設計技術的核心已轉(zhuǎn)向基于計算機的電子設計自動化技術，即EDA(ElectronicDesignAutomation)技術。

EDA是在CAD基礎上發(fā)展起來的計算機輔助設計系統(tǒng)，是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件語言為主要設計描述，以計算機軟硬件開發(fā)系統(tǒng)為設計工具，自動完成集成電子系統(tǒng)設計的一門新技術。

EDA技術的發(fā)展分為三個階段20世紀70年代CAD

20世紀80年代CAE

20世紀90年代EDA

1.1EDA技術發(fā)展概況

EDA技術是一門綜合性技術，它融合多學科于一體，又滲透應用于多學科之中，其發(fā)展歷程與集成電路制造技術、在系統(tǒng)可編程技術、計算機輔助設計及應用技術的發(fā)展同步。進入21世紀后，隨著基于EDA的SOC(片上系統(tǒng))設計技術的發(fā)展，軟硬核功能庫的建立，EDA技術開始步入嶄新階段：1）在FPGA上實現(xiàn)DSP（數(shù)字信號處理）應用成為可能

2）在一片F(xiàn)PGA中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)SOC成為可能

3）功能強大的EDA軟件不斷推出

4）電子技術領域全方位融入EDA技術5）軟硬IP(IntellectualProperty)核在電子領域廣泛應用6）基于EDA的用于ASIC設計的標準單元已涵蓋大規(guī)模電子系統(tǒng)7）復雜電子系統(tǒng)的設計和驗證趨于簡單8）SoPC高效低成本設計技術趨于成熟

專家認為，21世紀將是EDA技術快速發(fā)展時期，將使得電子技術領域各學科的界線更加模糊(軟/硬件,模塊/系統(tǒng),方案/實現(xiàn)等)，更加互為包容其應用更為廣泛，EDA技術將成為對21世紀產(chǎn)生重大影響的十大技術之一。1.2EDA技術基本特征及其優(yōu)勢硬件描述語言HDL輸入方式使得硬件電路的設計如同修改軟件程序一樣快捷方便，可提高設計靈活性。自頂向下Top-down設計方法是一種從抽象到具體,從模塊到電路的行為設計方式，可提高設計效率，便于系統(tǒng)級設計。邏輯綜合與邏輯優(yōu)化等計算機自動設計技術的全方位應用使得電子系統(tǒng)設計的自動化程度更高，且直面產(chǎn)品設計。設計語言的標準化、開發(fā)工具的規(guī)范化以及豐富的器件庫使得電子系統(tǒng)設計具有一定的開放通用性及良好的可移植性與可測試性。

大規(guī)?？删幊唐骷﨏PLD/FPGA的應用使得電子產(chǎn)品集成化程度更高，可構建片上系統(tǒng)(SOC),且可現(xiàn)場編程或在線修改升級。多功能的軟硬件開發(fā)工具具有強大的系統(tǒng)建模與時序仿真能力，可縮短開發(fā)周期，降低開發(fā)成本；集成開發(fā)環(huán)境對設計者要求降低。

EDA技術在設計方法與手段、設計規(guī)模與效率等方面和傳統(tǒng)設計有很大區(qū)別傳統(tǒng)設計與計輔設計EDA高效率的EDA設計依賴于其自頂向下的設計流程和功能強大的開發(fā)工具1.3EDA設計流程與開發(fā)工具自頂向下的設計流程設計準備設計輸入仿真驗證設計處理編譯/檢查建模/化簡優(yōu)化/綜合布局/適配網(wǎng)表提取下載測試設計準備設計輸入仿真驗證設計處理編譯/檢查建模/化簡優(yōu)化/綜合布局/適配網(wǎng)表提取下載測試設計輸入編輯器

檢查/分析器布局/布線適配器編程下載器功能/時序仿真器EDA設計流程EDA開發(fā)工具

優(yōu)化/綜合器

EDA集成開發(fā)環(huán)境設計輸入入邏輯綜合合布線前仿仿真目標適配配布線后仿仿真下載測試試基于EDA工具的開開發(fā)過程程（1）原理圖輸輸入方式式：利用EDA工具提供供的圖形編輯輯器以原理圖圖的方式式進行輸輸入。原原理圖輸輸入方式式比較容容易掌握握，直觀觀且方便便，所畫畫的電路路原理圖圖與傳統(tǒng)統(tǒng)的器件件連接方方式完全全一樣，，很容易易被人接接受，而而且編輯輯器中有有許多現(xiàn)現(xiàn)成的單單元器件件可以利利用，自自己也可可以根據(jù)據(jù)需要設設計元件件。然而而原理圖圖輸入法法的優(yōu)點點同時也也是它的的缺點：①隨著著設計規(guī)規(guī)模增大大，對于于圖中密密密麻麻麻的電路路連線，，設計的的易讀性性迅速下下降，尤尤其是當當規(guī)模達達到一定定程度時時這種輸輸入方式式將無法法勝任；；②一旦旦輸入完完成，電電路結構構幾乎無無法改變變：難以以移植、、難以存存檔、難難以交流流、難以以交付，，因為不不可能存存在一個個標準化化的原理理圖編輯輯器。對于目目標器器件為為FPGA/CPLD的EDA設計基基本流流程如如下:（2）狀態(tài)態(tài)圖輸輸入方方式：以圖圖形的的方式式表示示狀態(tài)機機進行輸輸入。。當填填好時時鐘信信號名名、狀狀態(tài)轉(zhuǎn)轉(zhuǎn)換條條件、、狀態(tài)態(tài)機類類型等等要素素后，，就可可以自自動生生成VHDL程序。。這種種設計計方式式簡化化了狀狀態(tài)機機的描描述，，在RTL設計中中有一一定的的應用用。（3）文本本輸入入方式式：利用用EDA工具提提供的的文本編編輯器器以程序序代碼碼的方方式進進行輸輸入。。是最最一般般化、、最具具普遍遍性的的輸入入方法法，任任何支支持HDL的EDA工具都都支持持文本本方式式的編編輯和和編譯譯，可以彌彌補原原理圖圖輸入入的不不足。1．設設計輸輸入常用的的設計計輸入入方式式有三三種：：欲把HDL的軟件設設計與硬件實實現(xiàn)掛鉤，，則需需要利利用EDA開發(fā)工工具的的綜合合器進進行邏邏輯綜綜合。。綜合器器可把HDL描述的的功能能轉(zhuǎn)化化成具具體的的硬件件電路路。針針對設設計要要求及及給定定器件件的結結構特特性等等約束條條件，綜合合器通通過編編譯、、建模模、優(yōu)優(yōu)化、、仿真真等過過程，，可將將某一一特定定項目目的HDL描述轉(zhuǎn)化為為門級級電路路的結構描描述是軟件件描述述與硬硬件實實現(xiàn)的的一座座橋梁梁。綜合過過程可可在三三個層層次上上進行行：行為描描述———RTL描述述：稱稱作行行為綜綜合；；RTL描述述———門級級描述述：稱稱作結結構綜綜合；；門級描描述———版版圖描描述：：稱作作版圖圖綜合合因此綜綜合器器分RTL級綜合與與行為級級綜合兩兩種如如：Synplify就是典型的的行為為級綜綜合工工具。。2．邏邏輯綜綜合和和優(yōu)化化通常,VHDL程序需需要行行為級級綜合合器硬件描描述語語言的的綜合合過程程邏輯綜綜合、、功能能仿真真后才才能進進行目標適適配（即結結構綜綜合））。利利用適適配器器將邏邏輯綜綜合后后的網(wǎng)網(wǎng)表文文件針針對某某一具具體的的目標標器件件進行行邏輯輯映射射操作作(其中包包括底底層器器件配配置、、邏輯輯分割割、邏邏輯優(yōu)優(yōu)化、、布局局與布布線等等)。適配器器又稱為為布局局布線線器，，其功功能是是將由由綜合合器產(chǎn)產(chǎn)生的的網(wǎng)表表文件件配置置于指指定的的目標標器件件中，，產(chǎn)生生最終終的下下載文文件，，如JEDEG格式的的文件件。適配所所選定定的目目標器器件(FPGA/CPLD芯片)必須須屬于于原綜綜合器器指定定的目目標器器件系系列。通常EDA開發(fā)工具中中的綜合器可由芯片生生產(chǎn)廠家或或?qū)I(yè)的第第三方EDA公司提供(如Synplicity公司的Synplify綜合器)，而適配器則需由FPGA／CPLD供應商自己己提供，因因為適配器器的適配對對象直接與與器件結構構相對應。。3．目標器器件布局與與適配目標適配和和結構綜合合前需進行行VHDL行為功能仿仿真。即對VHDL所描述的內(nèi)內(nèi)容進行模模型功能仿仿真，由于于VHDL的行為仿真真是面向高高層次的系系統(tǒng)級仿真真，是根據(jù)據(jù)VHDL的語義進行行的，只對對VHDL的系統(tǒng)描述述作可行性性評估測試試，此時的仿真真不針對任任何硬件系系統(tǒng)，只限限于功能驗驗證，與具體電電路沒有關關系，也不不考慮硬件件延遲。結構綜合后后，VHDL綜合器將生生成一個VHDL網(wǎng)表文件。。該網(wǎng)表文文件采用VHDL結構描述方方法，可在在VHDL仿真器中進進行所謂的的時序仿真，此時的仿真充分考考慮了電路路的硬件特特征，仿真結果果與門級仿仿真基本一一致。4．目標器器件的編程程/下載如果編譯、、綜合、布布線/適配配和行為仿仿真、功能能仿真、時時序仿真等等過程都沒沒有發(fā)現(xiàn)問問題，即滿滿足原定設設計的要求求，則可以以將由FPGA/CPLD布線線/適適配配器器產(chǎn)產(chǎn)生生的的配配置置/下下載載文文件件(熔絲絲圖圖JED文件件)通過過編編程程器器和和下下載載電電纜纜載載入入目目標標芯芯片片F(xiàn)PGA或CPLD中。。5．．設設計計過過程程中中的的有有關關仿仿真真Altera集成成開開發(fā)發(fā)環(huán)環(huán)境境----QuartusII隨著著EDA技術術的的發(fā)發(fā)展展Altera公司的Maxplus/Quartus，Xilinx公司的Foundation，Lattice公司的ispEXPERT

Synplicity公司的Synplify綜合器，ModelTechnology公司的ModelSim仿真器等。1.4EDA設計計描描述述與與HDL語言言傳統(tǒng)統(tǒng)的的數(shù)數(shù)字字系系統(tǒng)統(tǒng)設計計描描述述方法法有有：：文文字字敘敘述述,真值值表表列列寫寫,邏輯輯方方程程式式,狀態(tài)態(tài)轉(zhuǎn)轉(zhuǎn)換換圖圖,時序序波波形形圖圖,邏輯輯電電路路圖圖等等,中小小規(guī)規(guī)模模數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計中中常常應應用用門門級級結結構構描描述述方方式式。?；谟贓DA技術術的的數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計描描述述是是一一種種人人機機交交互互式式輸輸入入方方式式,除了了接接受受電電路路圖圖/波形形圖圖設設計計輸輸入入外外，，最最主主要要、、也也是是最最具具EDA特色色的的設設計計描描述述是是硬件件描描述述語語言言HDL(HardwareDescriptionLanguage),它用用文文本本形形式式來來描描述述數(shù)數(shù)字字電電路路的的信信號號連連接接與與邏邏輯輯功功能能,是一種RTL/系統(tǒng)級的行為為描述方式，，特別適合中大大規(guī)模數(shù)字系系統(tǒng)設計。硬件描述語言言發(fā)展至今已已有20多年的歷史,它是EDA技術的重要組組成部分,也是EDA技術發(fā)展到高高級階段的一一個主要標志志,已成功應用于于數(shù)字系統(tǒng)開開發(fā)的各個階階段：設計,綜合,仿真和驗證等等,使設計過程達達到高度自動動化。常用的HDL有：VHDL，Verilog，ABEL，AHDL等。AHDL(AlteraHDL)ALTERA公司發(fā)明的HDL,特點是非常易易學易用,學過高級語言言的人可以在在很短的時間間(如幾周)內(nèi)掌握AHDL。缺點是只能能用于ALTERA自己的開發(fā)系系統(tǒng)。ABEL是一種早期的硬件描述語言言支持邏輯電電路的多種表表達形式，其其中包括邏輯輯方程，真值值表和狀態(tài)圖圖。Verilog是在C語言基礎上發(fā)發(fā)展起來的硬硬件描述語言言，句法格式式比較靈活自自由，易學易易用,更適合合于RTL或門級級描述述，最大大特點點是便便于綜綜合VHDL語法格格式類類似一一般的的計算算機高高級語語言，，具有強強大的的系統(tǒng)統(tǒng)級行行為描描述能能力，豐富富的仿仿真語語句和和庫函函數(shù)，，對設設計的的描述述也具具有相相對獨獨立性性。VHDL和Verilog已先后后成為為IEEE標準語語言，是最最具代代表性性和使使用最最廣泛泛的HDL語言，，兩者最最大差差別在在于邏邏輯描描述的的層次次不同同。國內(nèi)內(nèi)教學學大多多采用用編程程風格格規(guī)范范嚴謹謹，且且引入入較早早的VHDL。硬件描描述語語言VHDLVHDL是美國國防防部在70年代末和和80年代代初提出的的VHSIC計劃的產(chǎn)物物。由美國國防防部(DOD)制定，作為VHDL:VHSICHardwareDescriptionLanguageVHSIC—VeryHighSpeedIntegratedCircuit（1982年）VHDL發(fā)展歷史VHDL主要特點VHDL是一門標準化語言言,適用于各種種EDA設計開發(fā)工工具,具有很強的的可移植性性。VHDL是一門設計輸入語語言,將系統(tǒng)的行行為功能用用文本代碼碼描述,充分體現(xiàn)了了硬件電路的的軟件實現(xiàn)現(xiàn)方式。VHDL是一門網(wǎng)表語言,在基于計算算機的設計計環(huán)境中作作為不同設設計工具間間相互通信的一種低級級格式,可替換,可兼容。VHDL是一門測試語言,可在設計描描述的同時時建立測試試基準(test-bench),對設計進行行功能模擬和和行為仿真真。VHDL是一門可讀性語語言,既為計算算機接受受也易被被人們所所理解；；既可作作為設計計輸入,又是一份份技術文擋擋。此外，與與其它硬硬件描述述語言相相比，VHDL具有更強強的系統(tǒng)統(tǒng)級行為為描述能能力和更更長的生生命周期期，已成成為數(shù)字字系統(tǒng)設設計領域域最佳的的硬件描描述語言言之一。。1.5EDA技術與SOPC設計可編程邏邏輯器件件PLD(ProgrammableLogicDevice)是EDA技術的一一個重要要內(nèi)容，，也為現(xiàn)代數(shù)數(shù)字系統(tǒng)統(tǒng)設計提提供了一一種新的的實現(xiàn)手手段---可編程的的片上系系統(tǒng)SOPC。即將整整個系統(tǒng)統(tǒng)在PLD芯片上實實現(xiàn)，這這種半定定制的工工藝方式式不但可可最大程程度地縮縮短設計計和開發(fā)發(fā)時間，，降低成成本，提提高系統(tǒng)統(tǒng)可靠性性，而且且可根據(jù)據(jù)用戶要要求，重重復編程程，實現(xiàn)現(xiàn)千差萬萬別的功功能需求求，無需需增加任任何硬件件成本。。最具吸吸引力的的是這種種設計實實現(xiàn)手段段還將產(chǎn)產(chǎn)品使用用者變?yōu)闉榱水a(chǎn)品品設計開開發(fā)者。。眾所周知知，數(shù)字系統(tǒng)統(tǒng)的實現(xiàn)現(xiàn)手段與與數(shù)字器器件的發(fā)發(fā)展過程程密切相相關,數(shù)字器件件的發(fā)展展標志著著數(shù)字系系統(tǒng)實現(xiàn)現(xiàn)手段的的變革，，隨著集集成電路路制造工工藝的進進步，數(shù)數(shù)字系統(tǒng)統(tǒng)的實現(xiàn)現(xiàn)手段經(jīng)經(jīng)歷了由由分立元件——小規(guī)模集集成芯片SSIC——中規(guī)模集成芯芯片MSIC——大規(guī)模集成芯芯片LSIC乃至超大規(guī)模模集成芯片VLSIC的過程。數(shù)字器件從功能/規(guī)模上可分為為：數(shù)字系統(tǒng)實現(xiàn)現(xiàn)手段標準邏輯器件件：SSIC(如邏輯門、觸觸發(fā)器等)，MSIC(如全加器、計計數(shù)器等)專用集成芯片片：ASIC（ApplicationSpecificIntegratedCircuit）可編程邏輯器器件：半定制的PLD,可編程/結構化ASIC等。微處理器芯片片：CPU，DSP，ARM等。因此，數(shù)字系統(tǒng)可以在以下幾幾個層次上進進行構建：1)選用用通用集成電路路芯片設計構建建數(shù)字系統(tǒng)。。2)采用用專用集成電路路全工藝定制設設計(ASIC)。應用可編程邏輯器器件實現(xiàn)單片數(shù)字字系統(tǒng)(SOC)。選用微處理器芯片片構建數(shù)字系統(tǒng)統(tǒng)。采用大規(guī)模CPLD/FPGA器件實現(xiàn)可編編程片上系統(tǒng)統(tǒng)SOPC。通用集成電路路構成數(shù)字系系統(tǒng)即采用SSIC、MSIC等標準邏輯器器件，根據(jù)系統(tǒng)的的設計要求，，構成所需數(shù)數(shù)字系統(tǒng)。早早期的數(shù)字系系統(tǒng)的設計，，都是在這個個層次上進行行的。這樣完完成的系統(tǒng)設設計，由于芯芯片之間的眾眾多連接，造造成系統(tǒng)可靠性不高高，體積較大，集成度低。當數(shù)字系系統(tǒng)大到一一定規(guī)模或或系統(tǒng)復雜雜度進一步步提高時，，這種方式式常常力不不從心，搭搭建調(diào)試會會變得非常常困難甚至至不可行。。專用集成電電路ASIC可以彌補一一些不足。ASIC是專為某一一數(shù)字系統(tǒng)統(tǒng)設計制作作的集成電電路，是面面向?qū)ｉT用用途的芯片片，一個復復雜的數(shù)字字系統(tǒng)可以以用一個ASIC來實現(xiàn)，因因而體小量輕，功耗小，集成度高，系統(tǒng)工作可靠，是數(shù)字系系統(tǒng)設計的的一個重要要手段。但但有兩點局限了ASIC的進一步發(fā)發(fā)展空間：：一是ASIC的掩膜制作作工藝和全全定制制作作方式使得得產(chǎn)品的設設計、面市市周期拉長長，開發(fā)成成本增加，，價格昂貴貴。二是ASIC功能單一，，靈活性差差?？茖W技技術發(fā)展日日新月異，，電子系統(tǒng)統(tǒng)功能千差差萬別，ASIC難以滿足不不斷更新的的設計需求求。基于CPLD/FPGA的數(shù)字系統(tǒng)統(tǒng)SOPC實現(xiàn)高速速發(fā)發(fā)展展的的可編編程程邏邏輯輯器器件件為現(xiàn)現(xiàn)代代數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計提提供供了了一一種種新新的的實實現(xiàn)現(xiàn)手手段段，，代代表表著著數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計領領域域最最新新潮潮流流與與發(fā)發(fā)展展方方向向。。這這種種設設計計方方法法以以EDA設計計軟軟件件為為工工具具，，將將傳傳統(tǒng)統(tǒng)數(shù)數(shù)字字系系統(tǒng)統(tǒng)設設計計中中的的畫圖圖、、搭搭建建與與調(diào)調(diào)試試用設計計輸輸入入、、邏邏輯輯綜綜合合時時序序仿仿真真取代代，，將將整整個個系系統(tǒng)統(tǒng)下下載載在在一一個個PLD芯片片上上，，實現(xiàn)現(xiàn)SPOC設計計。其中中，，大大規(guī)規(guī)模?？煽删幘幊坛踢夁壿嬢嬈髌骷?/p>