zynqad9361開發(fā)板-v3yunsdr開發(fā)流程培訓

V3YunSDR開發(fā)流程培BrandsownedbyYunSDR產品介Y310產品架Y4x0產品架YunSDR應用注意事YunSDR參考例SDR開發(fā)環(huán)境演YunSDR參考例程講解（二次開發(fā)總2嵌入式軟件無線電平34YunSDR的主要產Y20，以成線信學算評估等功，需件編程基礎開箱即用。MAC層開發(fā)等，支持開發(fā)環(huán)境，具備Y2x0系列全部功能。同時也支持XilinxVivado/SDSoC開發(fā)環(huán)境，提供HDL編程接口。Y4x0系列是YunSDR系列高端平臺 輸出和USB鍵盤鼠標的支，可以支持GUI人機交互界面YunSDR的高端平臺，提性能ZynqSoCFPGA，可以滿足高性能MIMO通信系統(tǒng)苛刻的計算。Y4x0系列除了Y3x0的全部功能之外，提供了比帶寬更寬的USB3.0和PCIExpress2.0接口，可以實現設備與PC主機的高速數據交。5YunSDR系列主要產品對6YUNSDR7和Y310加裝了同步模塊，支持集中式MIMIOY310M后面板示Y310加裝了GPS模塊，支持分布式MIMIOY310S8Y310功能框9YUNSDR從左至右分別為：PCIECable連接器、啟動模式選擇開關→jtag)、用戶自定義SW(←LOW；→HIGH),AD9361射頻前端面板（MMCX連接器從左到右分別為：GPS天線、參考測試輸出、參考輸入、右側打開）、USB-A調試串口、USB-AUSBOTG接口、RJ4510/100/1000M自適應網口、TFCard、USB3.0-BDEVICE、

用到LPC用到LPC分TXRXCTRLCTRL

GigabitGigabit

PCIEx4PCIEx4

50MHz33MHz50MHz33MHzUSB3.0

56MHzGPS

RF通道選擇，需要根據rx_band_sel和tx_bans_sel進行配AD9361寄存8[7]=0,[6]=0TX1/2A;[6]=1[5:0]=000011[5:0]=001100[5:0]=1100001RX1_BAND_SEL_A,B=11RX1B11RX2_BAND_SEL_A,B=11RX1A111=3G~6GTX1/2A;0=70~3G11=FDD模式，TRXsma發(fā)，RXsma收0=TDD模式，TRXsma收發(fā)，RXsma不1FDD模式時=1；TDD模式時內置GPS參考外部參考：不大于本地精度1=外部參考時鐘1=外部參考時鐘0=參考(GPS模塊晶振壓控端選擇1=AD93610=ADF4001鑒相頻率相比較兩個頻率，輸出電VCTCXO的壓控端輸鑒相器輸Ad9361的模擬dac輸

全部Verilog代碼，沒有用到位置：\FPGA設計固軟件版本：Y310--ISE14.7；Y4x0—YunSDRY3x0FPGA開發(fā)指南通過查找表LUT配置ad9361，軟件Ad9361DDR->SDR接口轉預置波形的發(fā)送，chipscope接收，vio控軟 VIOVIOJTAG虛擬IO控制

SPI控制

序列

F SDR 操作系統(tǒng)通 和GNUradio進行IQ數據的收發(fā)和處PL源代碼：SDR固件上位機源代碼：SDR固件\host_app，包 和GNUradio上位Linux嵌入式軟件源代碼：SDR固件Linux嵌入式操作系統(tǒng)源代碼：SDR固件 開發(fā)指南YunSDRGNU-Radio開發(fā)指南機配置AD9361，或Linux配置PL實現AD9361DDR->SDR接口轉PL實現DMA控制器：發(fā)送Linux操作系統(tǒng)的數據READREADWRITE數字口轉DMAAXIlite YunSDR教學實驗案例（基礎通信原理2.振幅鍵控4.頻移鍵控6.相移鍵控8. YunSDR教學實驗案例（復雜通信系統(tǒng)1.OFDM基帶發(fā)送端系統(tǒng)搭2.OFDM基帶接收端幀同步算法設計與驗3.OFDM基帶接收端載波頻率同步算法設計與驗4.OFDM基帶接收端信道估計算法設計與驗5.OFDM基帶接收端系統(tǒng)搭6.MIMO-OFDM基帶發(fā)送端系統(tǒng)搭7.MIMO-OFDM基帶接收端信道估計算法8.MIMO-OFDM基帶接收端系統(tǒng)搭GNU操作系統(tǒng)通 或C/C++程序進行IQ數據的收發(fā)和處上位機源代碼：timestamp固件\host_app，包 和C/C++上位Linux嵌入式軟件源代碼：timestamp固件Linux嵌入式操作系統(tǒng)源代碼：timestamp固件YunSDR時戳同步開發(fā)指南機配置AD9361，或Linux配置PL實現AD9361DDR->SDR接口轉PL實現DMA控制器：發(fā)送PL實現時戳計數，收發(fā)幀打包解Linux操作系統(tǒng)的數據交2GPS的1pps34PL按照數據幀格式打包數據傳輸給GPS天

功放TDD功放TDD模GPS天

功放TDD模交換

GPSGPS

功放TDD模功放TDD模功放TDD模功放TDD模功放TDD與時鐘分配器可以組成大規(guī)模應 10構成系 PL負責數字接口，PL實現OFDM的物理PS負責配置PL和PS之間通過PS主控DMA傳輸IQ數操作系統(tǒng)通過網絡配置AD9361，通過網絡傳輸業(yè)務數適合做實 傳輸應提供了SOC軟硬件和AD9361的框架，以SDKPL源代碼：simple11a固件 軟件版本YunSDRYxx0無 傳TCP/IP透傳輸WaitWait

Reada cRSEcRSE長訓練碼織碼織步步導 數 和數據傳支持1R1T模式和2R2T模數據與時鐘對齊的方 AD9361的時鐘關IDDR：ADC調整，iddr_clk，4倍接口ODDR：DAC調整，oddr_clk，4倍接口data_clk：數據時鐘，4倍接口保持保持保持保持換換保持保持保持保持保持保持保持保持保持保持保持保持2R2T時PL為主控端，AXI-FULL+Lite，HP接WR_DMA（對應寫內存）,RD_DMA（讀內存源代碼位置 源代碼位置總線位總線時DMA用戶端接PL_XPS-S等待開 等待ps發(fā)出開始命

只要fifo中可寫數據大于1dma的長度，就進行一次

當fifo一次dma進行一次dma 使用計數器記錄總共dma次完成dmaDma完成dma

fifo次讀dma長度的讀ddr3寫fifo流 讀fifo流8 8 寫寄存DA方[0]dma_start，等于1時開始dma。等于0時復位ip邏輯，并且用做復位引到用戶邏輯[1]dma_cyc_start。等于1時循環(huán)指定區(qū)域，等于0時結[4]fifo_reset。等于0時fifo復位，等于1時fifo正常工[31:0 [11:0]dma_length每次dma的字節(jié)(byte)長度，必須為8的倍數，且最小值16，最大值[31:0]dma_cyc+1=進行dma的次數，例如dma_cyc=0，則進行1次讀寄存[0]dma_done,等于1時結束[31:0]址 寫寄存AD方[0]dma_start，等于1時開始dma。等于0時復位ip邏輯，并且用做復位引到用戶邏輯[4]fifo_reset。等于0時fifo復位，等于1時fifo正常工[31:0 [11:0]dma_length每次dma的字節(jié)(byte)長度，必須為8的倍數，且最小值16，最大值[31:0]dma_cyc+1=進行dma的次數，例如dma_cyc=0，則進行1次讀寄存[0]dma_done,等于1時結束[31:0 t已經進行 位寬PL信號名：mwr_u_ctrl0_I，輸入，地址PL信號名：mwr_u_ctrl1_I，輸入，地址PL信號名：mwr_u_ctrl2_I，輸入，地址PL信號名：mwr_u_ctrl3_I，輸入，地址PL信號名：mwr_u_ctrl0_O，輸出，地址PL信號名：mwr_u_ctrl1_O，輸出，地址PL信號名：mwr_u_ctrl2_O，輸出，地址PL信號名：mwr_u_ctrl3_O，輸出，地址PL信號名：mwr_u_ctrl4_O，輸出，地址 通過調用參數通過調用SPI_API可 采生sin波形數據,方便測試ad9361_spi_write(spi,0x3f4,開啟

//設置DMA目標地PLDMA_mWriteReg(mwr_addr,0x04,//設置DMA一次的長度,以字節(jié)為單PLDMA_mWriteReg(mwr_addr,0x08,//開啟DMA,0x11為開啟信PLDMA_mWriteReg(mwr_addr,0x00,開始DMA后,系統(tǒng)進入等待中斷完成階段m-linu之上，采用多線程編程模式，遵循OI(該標準定義了創(chuàng)建和線程的一整套AI),結thrdznqt-thrd0和1，每個thread分工如下：Tr