yunsdrpluto工程-v3yunsdr開(kāi)發(fā)流程培訓(xùn)

V3

Technology(Beijing),YunSDR

開(kāi)發(fā)流程培訓(xùn)Brands

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V3:培訓(xùn)內(nèi)容YunSDR產(chǎn)品介紹Y320產(chǎn)品架構(gòu)Y420產(chǎn)品架構(gòu)YunSDR應(yīng)用注意事項(xiàng)YunSDR參考例程FPGA開(kāi)發(fā)流程SDR開(kāi)發(fā)流程傳輸demoSDR開(kāi)發(fā)環(huán)境演示YunSDR參考例程講解（二次開(kāi)發(fā)）總結(jié)2無(wú)線電平臺(tái)Y320Y4203YUNSDR產(chǎn)品介紹4YunSDR的主要產(chǎn)品Y320系列主要面向?qū)W生和無(wú)線

好者，可以完成無(wú)線通信教學(xué)實(shí)驗(yàn)和通信原理和算法評(píng)估驗(yàn)證等功能，基于

開(kāi)發(fā)環(huán)境，無(wú)需硬件編程基礎(chǔ)開(kāi)箱即用。同時(shí)也可以利用FPGA資源通過(guò)Xilinx

Vivado/SDSoC開(kāi)發(fā)環(huán)境，使用HDL編程可以實(shí)現(xiàn)移動(dòng)通信系統(tǒng)開(kāi)發(fā)驗(yàn)證、實(shí)時(shí)通信系統(tǒng)的PHY層和MAC層開(kāi)發(fā)等。Y420系列是YunSDR系列高端平臺(tái)，

輸出和USB鍵盤(pán)鼠標(biāo)的支持，可以支持GUI人機(jī)交互界面YunSDR的高端平臺(tái)，提供超大容量的高性能Zynq

SoC

FPGA，可以滿足高性能MIMO通信系統(tǒng)苛刻的計(jì)算需求。Y420系列除了Y320的全部功能之外，提供了比帶寬更寬的的

USB3.0和PCI

Express2.0接口，可以實(shí)現(xiàn)設(shè)備與PC主機(jī)的高速數(shù)據(jù)交互。同時(shí)Y420

的射頻模塊采用Xilinx標(biāo)準(zhǔn)的FMC-LPC接口，用戶可以根據(jù)需要更換多種前端-高速ADDA、射頻或音

輸入輸出模塊。5YunSDR系列主要產(chǎn)品對(duì)比訂貨型號(hào)Y320Y410/Y420產(chǎn)品定位算法開(kāi)發(fā)驗(yàn)證科研仿真和產(chǎn)品開(kāi)發(fā)硬件參數(shù)高度集成射頻收發(fā)器AD9361，頻段支持：70MHz~6GHz，MIMO2x2，15dBm帶寬支持：200KHz~56MHz，支持主流的無(wú)線通信標(biāo)準(zhǔn)28nm基帶處理器ZYNQ

SoC，集成ARM

Cortex-A9雙核協(xié)議處理器，主頻667MHzZYNQ

7020，85K邏輯單元可用Y410s

：ZYNQ

7030，125K邏輯單元Y420s

：ZYNQ

7045，355K邏輯單元512MB

DDR3

SDRAM，速率800Mbps512MB

DDR3

SDRAM，速率1066Mbps4G

Tfcard，外置4G

Tfcard，外置4Gb

Nand

Flash4Gb

Nand

FlashMassive

MIMO

同步接口（1PPS&10MHz參考）Massive

MIMO

同步接口（1PPS&10MHz參考）提供GPS授時(shí)模塊加裝選項(xiàng)提供GPS授時(shí)模塊加裝選項(xiàng)千兆以太網(wǎng)千兆以太網(wǎng)USB

UART（供電/調(diào)試）USB

UART（調(diào)試）USB2.0

OTG，支持鍵盤(pán)、鼠標(biāo)和U盤(pán)USB2.0

OTG，支持鍵盤(pán)、鼠標(biāo)和U盤(pán)JTAG調(diào)試接口JTAG調(diào)試接口FPGA啟動(dòng)模式選項(xiàng)開(kāi)關(guān)FPGA啟動(dòng)模式選項(xiàng)開(kāi)關(guān)NullUSB3.0

DeviceNullPCI

Express

2.0，4xNull輸出接口Null獨(dú)立供電接口（12V）開(kāi)發(fā)流程/ /GNURadio

Vivado/SDSoC/ /GNURadio

Vivado/SDSoC教學(xué)實(shí)驗(yàn)（）單音收發(fā)/ASK/FSK/PSK/QPSK/OFDM等單音收發(fā)/ASK/FSK/PSK/QPSK/OFDM等參考設(shè)計(jì)（GUI）801.11a

PHY層參考設(shè)計(jì)801.11n

PHY層參考設(shè)計(jì)801.11a

PHY層參考設(shè)計(jì)801.11nPHY層參考設(shè)計(jì)，MIMO2x2

LTE

Downlink

PHY層參考設(shè)計(jì),MIMO2x2GNURadio案例FM發(fā)射機(jī)和

（可直接收聽(tīng)空中FM廣播頻道）參考設(shè)計(jì)SDK開(kāi)發(fā)包提供千兆以太網(wǎng)接口的SDK開(kāi)發(fā)包API函數(shù)，控制射頻參數(shù)，接收和發(fā)送原始IQ數(shù)據(jù)；支持分布式同步和集中式同步MassiveMIMO系統(tǒng)出廠默認(rèn)配置基于FPGA的802.11a物理層實(shí)時(shí)

收發(fā)回環(huán)接口測(cè)試程序Null提供PCIe2.0

4x接口參考設(shè)計(jì)代碼Null提供USB3.0接口參考設(shè)計(jì)代碼Null提供

接口1080p輸出參考設(shè)計(jì)代碼選配算法包802.11a

OFDM

PHY

HDL源碼包，含支持

和數(shù)據(jù)點(diǎn)對(duì)點(diǎn)傳輸設(shè)計(jì)源碼（

算法代碼、HDL實(shí)現(xiàn)代碼、ARM操作系統(tǒng)源碼、驅(qū)動(dòng)和應(yīng)用程序、主機(jī)應(yīng)用程序代碼等）仿真代碼、6YUNSDR

Y3207Y310M和Y310SY320的后面板，支持兩天線收發(fā)，指示燈，外接1pps輸入（用戶也可定義輸出），外部參考輸入，GPS天線（GPS為選配功能）Y320的前面板，USB2.0

OTG接口（接駁U盤(pán)，wifi模塊等），千兆網(wǎng)，TF卡加載，JTAG調(diào)試接口，MircoUSB（供電與調(diào)試串口），啟動(dòng)模式選擇（JTAG調(diào)試或TF卡加載）8Y310功能框圖Processor

sectionDDR3L512MBQSPI&EMMC

FLASHTFCard8GBGigabit

Ethernet10/100/1000USB2.0

OTGUSB

UARTPOWERProgram

Logic

sectionXilinxZYNQ

ZC7020CLG400CortexA9Dual

Core

Processor33MHz

OSC50MHz

OSCAD936126MHz

VCTCXOTX1ATX1BRX1ARX1BRX1C3G~6GRX[11

0]TX[11

0]SPI

BUSTX

RXAGCenableCTRLIN[3:0]

CTRLOUT[7:0]External

clock10MHz-100MHzExternal

1pps1ppsmuxPhasedetectmuxauxdac70~3Gmux3G~6GRX1.6~4Gmux70~2.2GTX2ATX2BRX2ARX2BRX2C3G~6G70~3Gmux3G~6G1.6~4Gmux70~2.2GswitchTX

RXswitchRXswitchTXRXswitchGPS9YUNSDR

Y42010Y4x0前面板從左至右分別為：PCIE

Cable連接器、啟動(dòng)模式選擇開(kāi)關(guān)(←TFCard；→jtag)、用戶自定義SW(←LOW

；→HIGH),AD9361

射頻前端面板（MMCX連接器從左到右分別為：GPS天線、參考測(cè)試輸出、參考輸入、

TRX1、RX1、RX2、TRX2），面板下方是對(duì)應(yīng)的LED狀態(tài)指示燈。11后面板從左至右分別為：12V直流供電（下方電源指示燈）、電源開(kāi)關(guān)（左側(cè)關(guān)閉，右側(cè)打開(kāi)）、USB-A調(diào)試串口、USB-A

USB

OTG接口、RJ45

10/100/1000M自適應(yīng)網(wǎng)口、TFCard、USB3.0-B

DEVICE、

輸出12Y4x0結(jié)構(gòu)框圖ProcessorsectionDDR3L512MB33MHz

OSCNand

flash4GBTFCard8GBGigabit

Ethernet10/100/1000USB2.0

OTGUSB

UARTPOWERProgramLogicsectionXilinx

ZYNQ

ZC7030/ZC7045FBG676CortexA9Dual

Core

Processor50MHz

OSCAD936126MHzVCTCXOTX1ATX1BRX1ARX1BRX1C3G~6GRX[11:0]TX[11:0]SPI

BUSTX

RX

AGCenableCTRL

IN[3:0]CTRL

OUT[7:0]Externalclock10MHz-100MHzGPS

module1pps10MHz

muxPhasedetectmuxauxdac70~3Gmux3G~6GRX1.6~4Gmux70~2.2GTX2ATX2BRX2ARX2BRX2C3G~6G70~3Gmux3G~6G1.6~4Gmux70~2.2GswitchTX/

RXswitchRXswitchTX/

RXswitch70~6GHz56MHz

bandwidthFMC-HPC(FMC-AD9361只用到LPC部分)OUTPCIEx4

2.0CableUSB3.0

device13YUNSDR應(yīng)用注意14Y420射頻通道控制RF通道選擇，需要根據(jù)rx_band_sel和tx_bans_sel進(jìn)行配置rf_chanAD9361寄存器8[7]=0,[6]=0

TX1/2A;[6]=1

TX1/2B[5:0]=000011

RX1/2A[5:0]=001100

RX1/2B0x4C[5:0]=110000

RX1/2Crx1_band_sel_a1RX1_BAND_SEL_A,B=10

RX1A

3G~6GRX1_BAND_SEL_A,B=11RX1B

1.6~4GRX1_BAND_SEL_A,B=01

RX1C

70~2.2G0x1rx1_band_sel_b10x1rx2_band_sel_a1RX2_BAND_SEL_A,B=11

RX1A

3G~6GRX2_BAND_SEL_A,B=10

RX1B

1.6~4GRX2_BAND_SEL_A,B=01

RX1C

70~2.2G0x1rx2_band_sel_b10x0tx_band_sel11=3G~6G

TX1/2A;0=70~3G

TX1/2B0x02.4GHz頻段配置以上功能在PS中已經(jīng)自動(dòng)識(shí)別并配置15TDD與FDD模式TDD與FDD通過(guò)ad9361外部的射頻開(kāi)關(guān)切換AD9361可以一直工作在FDD模式FDD模式時(shí)TRX端口發(fā)送，RX端口接收TDD模式，TRX端口發(fā)送和接收，RX端口不用fdd_tdd_sel11=FDD模式，TRXsma發(fā)，RXsma收;0=TDD模式，TRXsma收發(fā)，RXsma不用0x1trx_sw1FDD模式時(shí)=1；TDD模式時(shí)1=TX，0=RX0x116Y320射頻通道控制Y320和Y420的射頻前端電路略有不同，所以射頻前端的通道選擇有少許區(qū)別。在SDR開(kāi)發(fā)流程、時(shí)戳開(kāi)發(fā)流程和

傳輸開(kāi)發(fā)流程的FPGA固件中已經(jīng)做成兼容的設(shè)計(jì)。所以ARM

的控制邏輯一致。Y320與Y420區(qū)別如下：rx_band_sel_a1RX_BAND_SEL_ABC=100

RXA通道3G~6GRX_BAND_SEL_ABC=010

RXB通道1.6~4GRX_BAND_SEL_ABC=001

RXC通道70~2.2Grx_band_sel_b1rx_bandsel_c1tx_band_sel_a1TX_BAND_SEL_AB=10

TXA通道3G~6GTX_BAND_SEL_AB=01

TXB通道70~3Gtx_band_sel_b1fddtdd_sw1fddtdd_sw=1

FDD模式，TRXsma發(fā)，RXsma收;fddtdd_sw=0TDD模式，TRXsma收發(fā)，RXsma不用fddtdd_sw#1TXRX_SW1FDD模式時(shí)TXRX_SW=1；TDD模式時(shí)TXRX_SW=1

TX，TXRX_SW=0RXTXRX_SW#1注：fddtdd_sw#和TXRX_SW#需要取反17時(shí)鐘校準(zhǔn)鑒相器ADF4001鑒相器輸入源1：內(nèi)置GPS參考：10MHz外部參考：不大于100MHz鑒相器輸入源2：本地VCTCXO：26MHz精度0.5ppm鑒相器原理將兩個(gè)輸入源分頻，分頻后頻率相等比較兩個(gè)頻率，輸出電壓鑒相器輸出：CP電壓VCTCXO的壓控端輸入鑒相器輸出Ad9361的模擬dac輸出REFCLKGPSCLKSWITCHphase

detectorADF4001VC-TCXO26MHzAD9361AUXDACSWITCHREFOUTMUXOUTref_select1=外部參考時(shí)鐘

0=

參考(GPS模塊)vco_cal_select晶振壓控端選擇1=AD9361

AUXDAC10=ADF4001鑒相器18YUNSDR參考例程19YunSDR參考例程FPGA開(kāi)發(fā)流程全部Verilog代碼，沒(méi)有用到PS適合已有物理層RTL代碼，快速移植驗(yàn)證位置：\FPGA設(shè)計(jì)固件Vivado2015.2，可用2015.2以上版本打開(kāi)版本：設(shè)計(jì)并編譯文檔：AD9361_CS_Installer_v211YunSDR

Y320

FPGA開(kāi)發(fā)指南.pdfYunSDR

Y420

FPGA開(kāi)發(fā)指南.pdf功能：通過(guò)查找表LUT配置ad9361，Ad9361

DDR->SDR接口轉(zhuǎn)換預(yù)置波形的發(fā)送，chipscope接收，vio控制:ht

/s/1pLdIoYJ:mk1p20FPGA開(kāi)發(fā)流程DDS單音信號(hào)發(fā)生器IEEE802.11a序列ROMVIO

JTAG虛擬IO控制器MUXFI SDR

toF

DDROFIFODDR

toSDRCHIPSCOPE觀測(cè)SPI控制器AD9361ADCDAC21文件列表adaloop.v：頂層文件axi_ad9361_dev_if.v：ad9361數(shù)字接口驅(qū)動(dòng)ad9361_spi_drv.v：ad9361

spi配置流程ad9361_spi_if.v：ad9361

spi接口時(shí)序ad9361_lut.v：ad9361

spi配置查找表adf4001_spi.v：鑒相器配置22運(yùn)行結(jié)果導(dǎo)出數(shù)據(jù)23SDR開(kāi)發(fā)流程PL負(fù)責(zé)數(shù)字接口，PS負(fù)責(zé)配置AD9361PL和PS之間通過(guò)DMA傳輸IQ數(shù)據(jù)操作系統(tǒng)Linux通過(guò)網(wǎng)絡(luò)配置AD9361，通過(guò)網(wǎng)絡(luò)收發(fā)IQ數(shù)據(jù)PL端集成時(shí)戳系統(tǒng)，支持多模塊級(jí)聯(lián)適合做通過(guò)無(wú)線電應(yīng)用進(jìn)行IQ數(shù)據(jù)的收發(fā)和處理通過(guò)C

API可以做流式數(shù)據(jù)傳輸提供了SOC軟硬件和AD9361的框架，適合做二次開(kāi)發(fā)PL源代碼：SDR固件\上位機(jī)源代碼：SDR固件\host_app，包括

和GNUradio上位機(jī)Linux

源代碼：SDR固件\linux_appLinux

操作系統(tǒng)源代碼：SDR固件\OS版本：vivado2016.4文檔：YunSDR

SDR開(kāi)發(fā)手冊(cè).pdf實(shí)例C

API應(yīng)用實(shí)例數(shù)據(jù)收發(fā)測(cè)試的IEEE802.11a/n收發(fā)算法源代碼基于功能：機(jī)配置AD9361，或Linux配置AD9361PL實(shí)現(xiàn)AD9361

DDR->SDR接口轉(zhuǎn)換PL實(shí)現(xiàn)DMA控制器：發(fā)送，接收Linux操作系統(tǒng)的數(shù)據(jù)交互PL實(shí)現(xiàn)時(shí)戳計(jì)數(shù)，收發(fā)幀打包解包24SDR參考程序結(jié)構(gòu)READ

DMADDR3PS配置DMA地址DMA長(zhǎng)度DMA次數(shù)AXI

l

iteAD9361數(shù)字接口轉(zhuǎn)換AD9361FIFOFIFODACHP

WRITE

DMAPL25基于通信實(shí)驗(yàn)26基于通信實(shí)驗(yàn)27YunSDR教學(xué)實(shí)驗(yàn)案例（基礎(chǔ)通信原理）1.單音信號(hào)的產(chǎn)生和發(fā)送2.振幅鍵控ASK3.振幅鍵控MASK4.頻移鍵控FSK5.頻移鍵控MFSK6.相移鍵控PSK7.差分相移鍵控8.正交振幅調(diào)制9.最小頻移鍵控MSK10.

最小頻移鍵控GMSK11.SC/FDE單載波頻域均衡28YunSDR教學(xué)實(shí)驗(yàn)案例（復(fù)雜通信系統(tǒng)）1.OFDM基帶發(fā)送端系統(tǒng)搭建2.OFDM基帶接收端幀同步算法設(shè)計(jì)與驗(yàn)證3.OFDM基帶接收端載波頻率同步算法設(shè)計(jì)與驗(yàn)證4.OFDM基帶接收端信道估計(jì)算法設(shè)計(jì)與驗(yàn)證5.OFDM基帶接收端系統(tǒng)搭建6.MIMO-OFDM基帶發(fā)送端系統(tǒng)搭建7.MIMO-OFDM基帶接收端信道估計(jì)算法設(shè)計(jì)與驗(yàn)證8.MIMO-OFDM基帶接收端系統(tǒng)搭建29時(shí)戳控制程序原理參考時(shí)鐘同源：采用參考時(shí)鐘校準(zhǔn)，GPS參考時(shí)鐘或外部時(shí)鐘同時(shí)開(kāi)始計(jì)數(shù)：通過(guò)GPS

的1pps脈沖，或外部同步脈沖發(fā)送端：以數(shù)據(jù)包形式發(fā)送，幀頭包括時(shí)戳和長(zhǎng)度信息接收端：PL按照數(shù)據(jù)幀格式打包數(shù)據(jù)傳輸給PS數(shù)據(jù)描述結(jié)構(gòu)數(shù)據(jù)幀頭數(shù)據(jù)幀頭通道選擇時(shí)戳使能樣值長(zhǎng)度保留時(shí)戳[31:0]時(shí)戳[63:32]控制標(biāo)記可選參數(shù)可選參數(shù)數(shù)據(jù)長(zhǎng)度(數(shù)據(jù)幀頭+數(shù)據(jù))30時(shí)戳同步系統(tǒng)搭建31YunSDR與時(shí)鐘分配器可以組成大規(guī)模MIMO應(yīng)用典型示例：

4臺(tái)Y320與1臺(tái)Yun

10構(gòu)成

MIMO4x4系統(tǒng)32多通道同步測(cè)試33傳輸demoPL負(fù)責(zé)數(shù)字接口，PL實(shí)現(xiàn)OFDM的物理層PS負(fù)責(zé)配置AD9361PL和PS之間通過(guò)PS主控DMA傳輸IQ數(shù)據(jù)操作系統(tǒng)Linux通過(guò)網(wǎng)絡(luò)配置AD9361，通過(guò)網(wǎng)絡(luò)傳輸業(yè)務(wù)數(shù)據(jù)適合做實(shí)時(shí)

傳輸應(yīng)用提供了SOC軟硬件和AD9361的框架，以SDK開(kāi)發(fā)包形式單獨(dú)提供PL源代碼：4

圖傳固件\上位機(jī)應(yīng)用程序：

4

圖傳固件\host_app，基于VLC的

傳輸應(yīng)用程序LinuxLinux源代碼：4

圖傳固件\linux_app操作系統(tǒng)源代碼：4

圖傳固件\OSTF卡鏡像：4

圖傳固件\sd_imageFPGA工程：4

圖傳固件\FPGA_project版本：vivado2016.4文檔：YunSDR無(wú)線

傳輸方案.pdf威視銳IEEE802.11a_OFDM物理層IP

CORE參考設(shè)計(jì)手冊(cè).pdf功能：VLC

傳輸TCP/IP透?jìng)?4傳輸demoIDELWait

50cycFifoempty?Read

aframeendWait1000cycRATELENGTHScrambleinitialSERVICEDRC32SerializationFIFODATACOUNTSCRAMBLERSCODERAMInterleaveInterpolateModuleInsertpilotIFFT+cyclicFIFOMUXPreamble粗同步IQ細(xì)同步FFT信道估計(jì)長(zhǎng)訓(xùn)練序列剩余頻偏消除數(shù)據(jù)導(dǎo)頻信道均衡解解交織Viterbi譯碼獲取signal數(shù)據(jù)解擾碼CRC32校驗(yàn)數(shù)據(jù)輸出頻偏校正35傳輸源代碼maltab算法級(jí)仿真基于

無(wú)線電半時(shí)實(shí)測(cè)試，基于FPGA的Verilog語(yǔ)言RTL級(jí)仿真基于威視銳YUNSDR平臺(tái)(Xilinx

ZYNQ)的無(wú)線視頻傳輸測(cè)試。適用平臺(tái)：Y320，Y4x036VLC和數(shù)據(jù)傳輸37TCP/IP透明傳輸38Chipscope調(diào)試39YunSDR參考例程講解（二次開(kāi)發(fā)）40PL參考程序頂層模塊：dma_demoCPU定制模塊：system_top鎖相環(huán)：clk_wiz_v3_6TX發(fā)送進(jìn)程DDR-SDR轉(zhuǎn)換：axi_ad9361_dev_ifRX接收進(jìn)程Chipscope信號(hào)觀測(cè)41AD9361的數(shù)字接口axi_ad9361_dev_if支持1R1T模式和2R2T模式實(shí)際采用2R2T模式，通過(guò)收發(fā)進(jìn)程兼容1R1T數(shù)據(jù)與時(shí)鐘對(duì)齊的方法通過(guò)鎖相環(huán)調(diào)整時(shí)鐘的相位

數(shù)據(jù)AD9361的時(shí)鐘關(guān)系：接口時(shí)鐘：DDR數(shù)字接口2R2T模式下4倍的SDR時(shí)鐘采樣時(shí)鐘：DAC

8倍插值；ADC

4倍插值時(shí)鐘相位調(diào)整：IDDR：ADC調(diào)整，iddr_clk

，4倍接口速率ODDR：DAC調(diào)整，oddr_clk，4倍接口速率data_clk：數(shù)據(jù)時(shí)鐘，4倍接口速率42SDR接口時(shí)序I1保持I1保持I1保持I1保持Q1Q1Q1Q1I1保持保持保持I1保持保持保持Q1Q1I2保持保持保持I2保持保持保持Q2Q21R1T時(shí)序2R2T時(shí)序ValidValid40MHz基帶數(shù)據(jù)生成

40MHzFIFOAD9361SDR接口時(shí)鐘匹配

160MHzAD9361數(shù)字接口DDR-SDR轉(zhuǎn)換PLL160MHz160MHzPHASE160MHzPHASE43DMA控制器PL為主控端，AXI-FULL+Lite，HP接口WR_DMA（對(duì)應(yīng)寫(xiě)內(nèi)存）,RD_DMA（讀內(nèi)存）源代碼位置VIVADO44_user_pldma_mwr_2.0\_user_pldma_mrd_2.0\pldma_test.srcs\sources_1\ip\\pldma_test.srcs\sources_1\ip\源代碼位置ISE\pldma.srcs\sources_1\edk\cpu0\pcores總線位寬：64bit總線時(shí)鐘：200MHzDMA用戶端接口：FIFODMA控制器框圖PL_PlanAhead/ISEPL_XPSPSDDR3DDRcontrollerGPHPAXI-InterconnectAXI-InterconnectAD_configTestPatternRadioCtrlAXI-LiteAXI-MMAXI-SDMAAXI-SDA_configAXI-LiteCtrlRegAXI-SUSER_IPADFifoAXI-SDAFifo45PL端RD

DMA工作流程等待開(kāi)始等待ps發(fā)出開(kāi)始命令判斷fifo里面還有1次dma數(shù)據(jù)只要fifo中可寫(xiě)數(shù)據(jù)大于1次dma的長(zhǎng)度，就進(jìn)行一次dma進(jìn)行一次dma判斷總共dma次數(shù)使用計(jì)數(shù)器記錄總共dma次數(shù)Dma次數(shù)計(jì)滿則完成dma，觸發(fā)中斷Dma次數(shù)計(jì)滿，完成dma并寫(xiě)寄存器讀ddr3寫(xiě)fifo流程讀fifo流程等待開(kāi)始當(dāng)fifo中超過(guò)一次dma數(shù)量fifo，每次讀dma長(zhǎng)度的數(shù)據(jù)給DAC46PL端WR

DMA工作流程47DMA控制寄存器.

.cn8寫(xiě)寄存器AD方向0x0slv_reg0[0]dma_start，等于1時(shí)開(kāi)始dma。等于0時(shí)復(fù)位ip邏輯，并且用做復(fù)位引到用戶邏輯中[4]fifo_reset。等于0時(shí)fifo復(fù)位，等于1時(shí)fifo正常工作0x4slv_reg1[31:0]ps_memaddr_base

址0x8slv_reg2[11:0]dma_length每次dma的字節(jié)(byte)長(zhǎng)度，必須為8的倍數(shù)，且最小值16，最大值40880xCslv_reg3[31:0]dma_cyc+1=進(jìn)行dma的次數(shù)，例如dma_cyc=0，則進(jìn)行1次dma讀寄存器0x0slv_reg0[0]dma_done,等于1時(shí)結(jié)束dma0x4slv_reg1[31:0]ps_memaddr_base

址0x8slv_reg2[11:0]

dma_length0xCslv_reg3[31:0] t

已經(jīng)進(jìn)行dm

數(shù)寫(xiě)寄存器DA方向0x0slv_reg0[0]dma_start，等于1時(shí)開(kāi)始dma。等于0時(shí)復(fù)位ip邏輯，并且用做復(fù)位引到用戶邏輯中[1]

dma_cyc_start。等于1時(shí)循環(huán)指定區(qū)域，等于0時(shí)結(jié)束[4]fifo_reset。等于0時(shí)fifo復(fù)位，等于1時(shí)fifo正常工作0x4slv_reg1[31:0]

ps_memaddr_base址0x8slv_reg2[11:0]

dma_length每次dma的字節(jié)(byte)長(zhǎng)度，必須為8的倍數(shù)，且最小值16，最大值40880xCslv_reg3[31:0]dma_cyc+1=進(jìn)行dma的次數(shù)，例如dma_cyc=0，則進(jìn)行1次dma讀寄存器0x0slv_reg0[0]dma_done,等于1時(shí)結(jié)束dma0x4slv_reg1[31:0]

ps_memaddr_base址0x8slv_reg2[11:0]

dma_length0xCslv_reg3[31:0] t

已經(jīng)進(jìn)行dma的次數(shù)用戶寄存器位寬：32bitPL信號(hào)名：mwr_u_ctrl0_I，輸入，地址：0x10PL信號(hào)名：mwr_u_ctrl1_I，輸入，地址：0x14PL信號(hào)名：mwr_u_ctrl2_I，輸入，地址：0x18PL信號(hào)名：mwr_u_ctrl3_I，輸入，地址：0x1CPL信號(hào)名：mwr_u_ctrl0_O，輸出，地址：0x10PL信號(hào)名：mwr_u_ctrl1_O，輸出，地址：0x11PL信號(hào)名：mwr_u_ctrl2_O，輸出，地址：0x12PL信號(hào)名：mwr_u_ctrl3_O，輸出，地址：0x13PL信號(hào)名：mwr_u_ctrl4_O，輸出，地址：0x14方向相對(duì)于PS49機(jī)流程AD9361初始化通過(guò)調(diào)用API,ad9361_init(&default_init_param);實(shí)現(xiàn)初始化,主要配置了時(shí)鐘,頻點(diǎn),帶寬,采樣率,增益,衰減等;詳細(xì)參考default_init_param參數(shù);設(shè)置自測(cè)/外部通過(guò)調(diào)用SPI_API可對(duì)AD9361任意寄存器配置,如可以將AD9361配置成自測(cè)模式,即 采生sin波形數(shù)據(jù),方便測(cè)試;ad9361_spi_write(spi,

0x3f4,

0x0b);50機(jī)函數(shù)調(diào)用中斷調(diào)用系統(tǒng)函數(shù)可完成中斷

,ScuGicInterruptSetup();XScuGic_Connect();XScuGic_Enable();開(kāi)啟PLDMAPLDMA配置過(guò)程如下,//設(shè)置DMA目標(biāo)地址PLDMA