門電路和組合邏輯電路(3)優(yōu)秀文檔

20.3分立元件門電路20.2晶體管的開關作用20.5MOS門電路第20章門電路和組合邏輯電路第20章目錄20.1脈沖信號20.4TTL集成門電路第20章目錄20.7組合邏輯電路的分析與綜合20.6邏輯代數(shù)20.8加法器20.9編碼器20.10譯碼器和數(shù)字顯示

數(shù)字電路所研究的問題和模擬電路相比有以下幾個主要不同點：

本章將介紹幾種基本邏輯關系，邏輯代數(shù)，及邏輯代數(shù)化簡等問題。概述

（1）數(shù)字電路中的信號在時間上是離散的脈沖信號，而模擬電路中的信號是隨時間連續(xù)變化的信號。（2）數(shù)字電路所研究的是電路的輸入?輸出之間的邏輯關系，而模擬電路則是研究電路的輸入輸出之間的大小相位等問題。（3）在兩種電路中，晶體管的工作狀態(tài)不同。數(shù)字電路中晶體管工作在開關狀態(tài)，也就是交替地工作在飽和與截止兩種狀態(tài)，而在模擬電路中晶體管多工作在放大狀態(tài)。1110111推論：A+0=AA+1=1A?0=0?A=0A?1=A=ABC+ABC+ABCVCCY0Y1Y2Y3Y4Y5Y6編碼：用數(shù)字或符號來表示某一對象或信號的過程稱為編碼當A為低電平時，輸出端為3V，Y=0，D截止0001111000011110Cn=SCn-1+AnBn74LS248與數(shù)碼管的連接的信號，處理數(shù)字信號的電0123456789一類稱為模擬信號，它是指時間上和數(shù)值上的變化都是連續(xù)平滑的信號，如圖（a）中的正弦信號，處理模擬信號的電路叫做模擬電路。電子電路中的信號分為兩大類：一類信號稱為數(shù)字信號，它是指時間上和數(shù)值上的變化都是不連續(xù)的，如圖（b）中的信號，處理數(shù)字信號的電路稱為數(shù)字電路。(a)(b)20.1脈沖信號脈沖信號是指作用時間很短的突變電壓或電流矩形波三角波梯形波尖頂波trtfUmUmUmUmtpT實際的矩形波脈沖前沿脈沖后沿脈沖幅值脈沖周期脈沖寬度正脈沖:脈沖躍變后的值比初始值高。0+3V-3V0負脈沖：脈沖躍變后的值比初始值低。0+3V0-3V20.2晶體管的開關作用晶體管不僅具有放大作用，還有開關作用。在數(shù)字電路中就要利用到晶體管的開關作用。ICmAAVVUCEUBERBIBECEB實驗電路：晶體管的輸出特性IC(mA)1234UCE(V)36912IB=020A40A60A80A100A此區(qū)域滿足IC=IB稱為線性區(qū)（放大區(qū)）。當UCE大于一定的數(shù)值時，IC只與IB有關，IC=IB。IC(mA)1234UCE(V)36912IB=020A40A60A80A100A此區(qū)域中UCEUBE,集電結(jié)正偏，IB>IC，UCE0.3V稱為飽和區(qū)。晶體管飽和時相當于開關閉合。IC(mA)1234UCE(V)36912IB=020A40A60A80A100A此區(qū)域中:IB=0,IC=ICEO,UBE<死區(qū)電壓，稱為截止區(qū)。晶體管截止時相當于開關斷開。輸出特性三個區(qū)域的特點:放大區(qū)：發(fā)射結(jié)正偏，集電結(jié)反偏。即：IC=IB,且

IC

=

IB(2)飽和區(qū)：發(fā)射結(jié)正偏，集電結(jié)正偏。即：UCEUBE

，

IB>IC，UCE

(3)截止區(qū)：

UBE<死區(qū)電壓，IB=0，IC=ICEO

0

第20章20.3分立元件門電路20.3.1門電路的基本概念在數(shù)字電路中，門電路是最基本的邏輯元件。門是一種開關，在一定條件下允許信號通過，條件不滿足，就不允許信號通過。門電路的兩種工作狀態(tài)：兩種互為相反的狀態(tài)，并用“1”和“0”來代表。例：開關通為“1”，斷開則為“0”；燈亮為“1”，燈滅則為“0”。

：當決定事件的各個條件全部具備之后，事件才會發(fā)生。ABCYY=ABC&EABCY與門邏輯符號邏輯式ABCY00000000000111100001111010101011與門真值表第20章基本邏輯關系：

真值表是用列表的方法將邏輯電路輸入變量不同組合狀態(tài)下所對應的輸出變量的取值一一對應列入一個表中，此表稱為邏輯函數(shù)的真值表。是表示邏輯函數(shù)的一種方法。AEBCY2.或邏輯關系：當決定事件的各個條件中有一個或一個以上具備之后，事件就會發(fā)生。YABC1Y=A+B+C??或門邏輯符號或門邏輯式>1ABCY00010111110111100001111010101011或門真值表第20章EY3.非邏輯關系：決定事件的條件只有一個，當條件具備時，

事件不會發(fā)生，條件不存在時，事件發(fā)生。A1YY=AAR??非門邏輯符號非門邏輯式AY0011非門真值表第20章20.3.2二極管與門電路

+12vABCDADBDC設uA=0，uB=uC=3V則

DA導通uY=0.3VY=0uYYDB、DC截止R第20章ABCY&與門邏輯符號

+12vABCDADBDC設uA=uB=uC=0DA、DB、DC都導通Y=0uYYuYR第20章設uA=uB=uC=3V

uY=3.3V，Y=1

+12vABCDADBDCuYYDA、DB、DC都導通R第20章

+12vABCDADBDCY由以上分析可知：只有當A、B、C全為高電平時，輸出端才為高電平。正好符合與門的邏輯關系。Y=ABCABCY&R第20章設

uA=3V，uB=uC=0V則DA導通

uY

DB、DC截止，Y=1DA

–12vYABCDBDCuY20.3.3二極管或門電路R第20章DA

–12vYABCDBDC設uA=uB=uC=3VDA、DB、DC都導通uYuY=2.7V，Y=1R第20章DA

–12vYABCDBDC設uA=uB=uC=0VDA、DB、DC都導通uYuY=–0.3V，Y=0R第20章DA

–12vYABCDBDCY=A+B+C由以上分析可知：只有當A、B、C全為低電平時，輸出端才為低電平。正好符合或門的邏輯關系。R第20章YABC>120.3.4

非門電路設uA=3V，T飽和導通?+12V+3VDRcT–12VRBRkAYuYuY=0.3V，Y=0，D截止第20章設uA=0V，T截止，D導通A1YY=A?+12V+3VDRcT–12VRBRkAYuY?uY=3.3V，Y=1由以上分析可知：當A為低電平時，輸出端為高電平。當A為高電平時，輸出端為低電平。正好符合非門的邏輯關系。第20章1.

與門和非門構(gòu)成與非門

Y=ABCY=A+B+CABC1Y&ABCY&20.3.5

復合門電路2.

或門和非門構(gòu)成或非門

第20章ABC1Y>1ABCY>1用卡諾圖化簡遵循的原則：事件不會發(fā)生，條件不存在時，事件發(fā)生。A2A1A000011110組合邏輯電路的分析與綜合編碼：用數(shù)字或符號來表示某一對象或信號的過程稱為編碼多的最小項；CiSi都是不連續(xù)的，如圖（b）中即：IC=IB,且IC=IBSn=SCn-1+SCn-1101事件不會發(fā)生，條件不存在時，事件發(fā)生。負脈沖：脈沖躍變后的值比初始值低。A1A2LTIB/YBRIBRA3A0地例:用全加器構(gòu)成五人表決電路4.異或門

Y=AB+AB5.同或門AC=YY=AB+ABABY=13.

與或非門Y=AB+CD第20章ABCDY&&>1+5VABCT1R1R2T2T3T4T5R3R5R4YT1等效電路+5vA

B

CR1C1B120.4.1

TTL與非門的電路TTL集成門電路第20章+5VABCT1R1R2T2T3T4T5R3R5R4uo(Y)設uA則

VB1=0.3+0.7=1VRLuo=5–ube3–ube4–uR2（?。℡=1拉電流VB1=1Vuo?+5vA

B

CR1C1B1T2、T5截止T3、

T4導通第20章+5VABCT1R1R2T2T3T4T5R3R5R4uo(Y)設uA=uB=uC=3.6V，輸入端全部是高電平，

VB1升高，足以使T2,T5導通，uo=0.3V,Y=0。且VB1=2.1V，T1發(fā)射結(jié)全部反偏。VC2=VCE2+VBE5=0.3+0.7=1V，使T3導通，T4截止。灌電流T1R1+VccVB1VC2=1Vuo5vA

B

CR1C1B1第20章由以上分析可知：當輸入端A、B、C均為高電平時，輸出端Y為低電平。當輸入端A、B、C中只要有一個為低電平，輸出端就為高電平,正好符合與非門的邏輯關系。ABCY&Y=ABC第20章+5VABT1R1R2T2T3T4T5R3R5R4YDENVB1=1VEN=0時，VB1=1V，T2、T5截止；二極管D導通，使VB3=1VT3、T4截止，輸出端開路（高阻狀態(tài)）EN=1時，二極管D截止，Y=AB，同TTL與非門。VB3=1V20.4.2

三態(tài)輸出門電路第20章ABY&EN三態(tài)門邏輯符號EN為控制端且高電平有效，即EN=1時，同TTL與非門，Y=AB；EN=0時，輸出端為高阻狀態(tài)。ABY&ENEN為控制端且低電平有效，即EN=0時，同TTL與非門，Y=AB；EN=1時，輸出端為高阻狀態(tài)。AB&ENAB&ENAB&ENAB&EN用三態(tài)門接成總線結(jié)構(gòu)第20章

TTL與非門組件TTL與非門組件就是將若干個與非門電路，經(jīng)過集成電路工藝制作在同一芯片上。&+VC1413121110981234567地74LS00&&&74LS00組件含有兩個輸入端的與非門四個。第20章A+A=1A+A=AA?A=0A?A=AA=A推論：A+0=AA+1=1A?0=0?A=0A?1=A20.6.1邏輯代數(shù)的基本運算規(guī)則及定理1.基本運算規(guī)則

與：0?0=0?1=1?01?1=1或：0+1=1+0=1+10+0=0非：0=11=02.邏輯代數(shù)的基本定律交換律：A+B=B+AA?B=B?A結(jié)合律：A+(B+C)=(A+B)+CA?(B?C)=(A?B)?C分配律：A(B+C)=A?B+A?CA+B?C=(A+B)?(A+C)反演定理：A?B=A+BA+B=A?B吸收規(guī)則：A+AB=A+B20.6邏輯代數(shù)例：證明AB+AC+BC=AB+AC解：AB+AC+BC=AB+AC+(A+A)BC

=AB+AC+ABC+ABC=AB+ABC+AC+ABC=AB(1+C)+AC(1+B)=AB+AC例：證明A+AB+BC=A+B解：A+AB+BC=A+B+BC=A+B(1+C)=A+B例：證明：若Y=AB+AB則Y=AB+AB解：Y=AB+AB=AB?AB=(A+B)?(A+B)=AA+AB+AB+BB=AB+AB2.邏輯代數(shù)式1.邏輯圖Y=BC+AAB1C&Y>13.真值表

真值表是用列表的方法將邏輯電路輸入變量不同組合狀態(tài)下所對應的輸出變量的取值一一對應列入一個表中，此表稱為邏輯函數(shù)的真值表。是表示邏輯函數(shù)的一種方法。(1)最小項

在n個變量邏輯函數(shù)中，若m為包含n個因子的乘積項，而且這n個變量均以原變量或反變量的形式在m中出現(xiàn)一次，則稱m為該組變量的最小項。

對n個變量的邏輯函數(shù)，共有2n個最小項。①定義如Y=AB，共有最小項4項：AB、AB、AB、AB②最小項的性質(zhì)a.在輸入變量的任何取值下,必有一個最小項,而且僅有一個最小項取值為1;b.任意兩個最小項的乘積為0;c.全體最小項之和為1。③最小項編號④最小項表達式任何一個邏輯函數(shù)都可以表示成若干個最小項的和，即最小項表達式，它是一個標準“與—或”表達式，而且這種形式是唯一的。最小項的編號：m0=ABm1=ABm2=ABm3=ABAB、AB、AB、AB對于最小項：例1:Y=ABC+BC=ABC+BC（A+A）=ABC+ABC+ABC=m6+m7+

m3=（m3,m6,m7)

最小項表達式將邏輯函數(shù)的最小項按一定規(guī)律填入一個方框內(nèi)，此方框稱為卡諾圖。AB01

010132ABC000111100101324

5760132457612131514891110ABCD0001111000011110ABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCABCABCABCABCABCABCABCABABABAB二變量卡諾圖三變量卡諾圖四變量卡諾圖最小項編號(2)卡諾圖ABC000111100100000111Y=ABC+ABC+ABC由邏輯函數(shù)式得到其卡諾圖卡諾圖構(gòu)成的重要原則：幾何相鄰性：即兩個幾何位置相鄰的單元其輸入變量的取值只能有一位不同。0132457612131514891110ABCD0001111000011110ABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCDABCD對稱相鄰性：即任意兩個對稱的單元其輸入變量的取值也只能有一位不同。如：ABCDABCD1.利用邏輯代數(shù)公式化簡例：化簡Y=ABC+ABD+ABC+CD+BD解：Y=ABC+ABC+CD+B(AD+D)=ABC+ABC+CD+B(A+D)=ABC+ABC+CD+BA+BD=AB+ABC+CD+BD=B(A+AC)+CD+BD=B(A+C)+CD+BD=BA+BC+CD+BD=BA+B(C+D)+CD=BA+BCD+CD=BA+B+CD=B(A+1)+CD=B+CD邏輯函數(shù)的化簡2.用卡諾圖化簡

根據(jù)相鄰單元的特點，只要有兩個相鄰單元取值同為1，可以將這兩個最小項合并成一項，并消去一個變量。ABC000111100111=BC(A+A)=BCY=ABC+ABC利用A+A=1的關系如果是四個幾何相鄰單元取值同為1，則可以合并，并消去兩個變量。ABC0001111001

1111ABC0001111001

1111Y=AY=

ABC+ABC+ABC+ABC

=AC(B+B)+AC(B+B)=AC+AC=CY=ABC+ABC+ABC+ABC如果是八個相鄰單元取值同為1，則可以合并，并消去三個變量。ABC000111100111111111Y=1ABC000111100111Y=ABC+ABC=AC利用對稱相鄰性可以實現(xiàn)化簡利用對稱相鄰性化簡舉例ABCD0001111000011110ABCD00011110000111101111111111Y=BCDY=D利用對稱相鄰性化簡舉例ABCD0001111000011110ABCD000111100001111011111111Y=BD錯誤的圈法正確的圈法用卡諾圖化簡邏輯函數(shù)的步驟：(1)寫出最小項表達式；(2)畫卡諾圖；(3)合并最小項，即找出可以合并的最小項矩形組（簡稱畫圈）。一般規(guī)則是：如果有2n個最小項相鄰（n=1，2，3…)并排成一個矩形組,則它們定可合并為一項,并消去n個因子,合并后的結(jié)果中僅包含這些最小項的公共因子。

用卡諾圖化簡遵循的原則：（1）每個矩形組應包含盡可能多的最小項；（2）矩形組的數(shù)目應盡可能少；（3）各最小項可以重復使用，即同一個單元可以被圈在不同的矩形組內(nèi)；（4）所有等于1的單元都必須被圈過；（5）可以利用約束項。ABC000111100112753460例：化簡Y=AC+ABY=ABC+ABC+ABC111ACAB00000Y=ABC+ABC+ABC=ABC+ABC+ABC+ABC=AC(B+B)+AB(C+C)=AC+AB（1）卡諾圖法（2）公式法ABC000111100111111100CBY=B+C例:ABCD000111100001111010111111

01011111例：某邏輯函數(shù)的表達式是：

Y=(AB.C.D)

=(0.2.3.5.6.8.9.10.11.12.13.14.15)試化簡。解：Y=A+CD+BC+BD+BCDACDBCBDBCD已知組合邏輯電路圖，確定它們的邏輯功能。分析步驟：（1）根據(jù)邏輯圖，寫出邏輯函數(shù)表達式（2）對邏輯函數(shù)表達式化簡（3）根據(jù)最簡表達式列出真值表（4）由真值表確定邏輯電路的功能組合邏輯電路：邏輯電路在某一時刻的輸出狀態(tài)僅由該時刻電路的輸入信號所決定。組合邏輯電路的分析與綜合第20章20.7.1組合邏輯電路的分析&1例:分析下圖邏輯電路的功能。&1&ABYABABABY=ABAB=AB+AB真值表ABY001010100111功能:當A、B取值相同時，輸出為1,是同或電路。AB=Y第20章例:分析下圖邏輯電路的功能。Y1=A+B=ABY3=A+B=ABY2=A+BA+B+=(A+B)(A+B)=AB+AB真值表ABY1000010101110Y2Y310010010功能:當A>B時,Y1=1;

當A<B時,Y3=1;

當A=B時,Y2=1;是一位數(shù)字比較器第20章Y1Y2Y311AB>1>1>1根據(jù)給定的邏輯要求，設計出邏輯電路圖。設計步驟：（1）根據(jù)邏輯要求，定義輸入輸出邏輯變量，列出真值表（2）由真值表寫出邏輯函數(shù)表達式（3）化簡邏輯函數(shù)表達式（4）畫出邏輯圖第20章20.7.2組合邏輯電路的綜合三人表決電路例：設計三人表決電路10A+5VBCRY第20章ABC00011110011275346001110010ABCY00000001101110001111010010111011真值表Y=AB+AC+BC=AB+AC+BC=ABACBC第20章三人表決電路10A+5VBCRY=ABACBCY&&&&第20章例：設計一個可控制的門電路，要求：當控制端E=0時，輸出端Y=AB；當E=1時，輸出端Y=A+B控制端EABY00000001101110001111010010111011真值表輸入輸出EAB00011110011275346001110010Y=EB+EA+AB第20章&&&EABY>1加法器第20章兩個二進制數(shù)相加，稱為“半加”，實現(xiàn)半加操作的電路叫做半加器。=1&ABSCCOSCABS=AB+AB=A+BC=AB半加器邏輯圖半加器邏輯符號真值表ABC0000101011S0101101.半加器被加數(shù)、加數(shù)以及低位的進位三者相加稱為“全加”，實現(xiàn)全加操作的電路叫做全加器。AnBnCn-1Sn00000001101110001111010010111011真值表Cn01111000Sn=AnBnCn-1+

AnBnCn-1+AnBnCn-1

+AnBnCn-1+(AnBn+AnBn)Cn-1=(AnBn+AnBn)Cn-1=SCn-1+S

Cn-1=S+Cn-1S=An+BnCn=SCn-1+AnBn2.全加器第20章COCnAnBnCISnCn-1Sn=SCn-1+SCn-1Cn=SCn-1+AnBn全加器邏輯符號由半加器及或門組成的全加器第20章半加器半加器AnBnCn-1CnSnSAnBnSCn-1>1=1&ABSC例：試構(gòu)成一個三位二進制數(shù)相加的電路Ci

S

iAi

Bi

Ci-1Ci

SiAi

Bi

Ci-1Ci

S

iAi

Bi

Ci-1S0S1S2C2A2

B2A1

B1A0

B0第20章例：試用74LS183構(gòu)成一個四位二進制數(shù)相加的電路S0S1S2C3A2

B2A1

B12Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS1832Ci

2S

1Ci

1S2A

2B

2Ci-11A1B1Ci

-174LS183S3A0

B0A3

B374LS183是加法器集成電路組件，含有兩個獨立的全加器。第20章例:用全加器構(gòu)成五人表決電路Ci

S

iAi

Bi

Ci-1Ci

SiAi

Bi

Ci-1Ci

S

iAi

Bi

Ci-1YABCDE123ABC111000011110001100DE狀態(tài)Y無須判別無須判別只要有一個1全為0全為1只要有一個0101010A、B、C、D、E為五個輸入量；Y為輸出量。第20章

編碼器編碼：用數(shù)字或符號來表示某一對象或信號的過程稱為編碼

n位二進制代碼可以表示2n個信號8421編碼：將十進制的十個數(shù)0、1、2…9編成二進制的8421代碼第20章對象代碼編碼器電路編碼器&&&&???????????????+5VR10DCBA0123456789

0111第20章數(shù)字集成編碼器T1147T114716151413121110912345678I4I5

I6

I7

I8

Y2Y1

地

VCCN

Y3I3I2I1I0Y0I1I9：信號輸入端低電平有效Y0~Y3：信號輸出端以反碼形式輸出第20章12345678例：用74LS138實現(xiàn)Y=AB+BC(3)截止區(qū)：UBE<死區(qū)電壓，IB=0，IC=ICEO0結(jié)合律：A+(B+C)=(A+B)+CA?(B?C)=(A?B)?C設uA=uB=uC=3.111用卡諾圖化簡遵循的原則：Y0~Y3：信號輸出端=(A+B)(A+B)最小項矩形組（簡稱畫圈）。（2）由真值表寫出邏輯函數(shù)表達式010100011110Ya~Yg:譯碼器輸出端，012345678912131514A1A2LTIB/YBRIBRA3A0地

譯碼是編碼的反過程，將二進制代碼按編碼時的原意翻譯成有特定意義的輸出量。20.10譯碼器和數(shù)字顯示20.10.1變量譯碼器若輸入變量的數(shù)目為n，則輸出端的數(shù)目N=2n例如：2線—4線譯碼器、3線—8線譯碼器、4線—16線譯碼器等?，F(xiàn)以3線—8線譯碼器74LS138為例說明第20章代碼對象12345678

A0A1

A2

SB

SCSAY7

地

VCCY0Y1Y2Y3Y4Y5Y674LS1381615141312111091234567874LS138管腳圖A2A0是譯碼器輸入端，Y0Y7是譯碼器輸出端。且低電平有效。SCSBSA為三個使能輸入端，只有當它們分別為0、0、1，譯碼器才正常譯碼；否則不論A2A0為何值，Y0Y7都輸出高電平。第20章A2A1A0Y0Y2Y5Y4Y1Y3Y6Y774LS138真值表00001110001111010010110101111111101111111101111111

10111111

11011111

11101111

11110111

111110Y0=A2A1A0Y1A2A1A0=Y2=A2A1A0Y7=A2A1A0……SCSASB+1010101010101010101111111111111111第20章1A0

A2

A2

A2

A111A1A1A0

A0

&Y0=A2A1A0&…...&Y7=A2A1A0Y1A2A1A0=當SA=1、SB=SC=0時，才正常譯碼。第20章1SASBSCG>1

任何一個三輸入變量的邏輯函數(shù)都可以用74LS138和一個與非門來實現(xiàn)。

例：用74LS138實