微電子學概論第七課課件

微電子學概論第七課CMOS大規(guī)模集成工藝微電子學概論第七課CMOS大規(guī)模集成工藝1CMOS大規(guī)模集成工藝單項工藝整合工藝CMOS大規(guī)模集成工藝單項工藝2單項工藝光刻技術(shù)刻蝕技術(shù)薄膜技術(shù)離子注入擴散技術(shù)平坦化技術(shù)單項工藝光刻技術(shù)刻蝕技術(shù)薄膜技術(shù)離子注入擴散技術(shù)平坦化技術(shù)3光刻技術(shù)(Photolithography)三大要素光源透鏡組掩膜版將設(shè)計好的圖形轉(zhuǎn)移到光刻膠上的工藝。光源透鏡組掩膜版硅片光刻技術(shù)(Photolithography)三大要素將設(shè)計好4光刻工藝流程正膠曝光區(qū)域容易被顯影液溶解掉負膠未曝光區(qū)很容易被顯影液溶解掉掩膜版光敏材料-光刻膠襯底甩膠曝光顯影光源光刻工藝流程正膠曝光區(qū)域容易被顯影液溶解掉負膠未曝光區(qū)很容易5Typeoflithography接觸式1:1

反射式(EUV)Typeoflithography接觸式

反射式6光源(source)從可見光(visible)到紫外線(UV)1018Hz1017Hz1016Hz1015Hz1014Hz1013Hz1012Hz1011Hz1010HzX光紫外線可見光紅外線THz空隙微波g-linei-lineKrFArFF2EUV光源(source)從可見光(visible)到紫外線(UV7掩膜版(mask)電路設(shè)計圖在物理介質(zhì)上的實現(xiàn)首先將電路設(shè)計轉(zhuǎn)換為版圖然后將版圖復(fù)制到玻璃板上掩膜版(mask)電路設(shè)計圖在物理介質(zhì)上的實現(xiàn)8光刻技術(shù)的性能指標分辨率(resolution)最小的線寬(width)和線間距(pitch)一般用halfpitch來定義光刻的分辨率大小對準精度(overlay)前后兩次光刻圖形對準的精度一般是分辨率的1/3產(chǎn)出率(throughput)單位時間內(nèi)完成曝光的片數(shù)ArF+雙重成像技術(shù)的產(chǎn)出率為50x12寸晶圓/小時光刻技術(shù)的性能指標分辨率(resolution)9什么是Pitch?集成電路中最小的特征尺寸以間距最小的線條中心距為pitchpitchHalfpitch一般是光刻機所能形成的最小線寬Wmin什么是Pitch?集成電路中最小的特征尺寸pitchHalf10影響Wmin的因素Wmin=K1λ/NANA:數(shù)值孔徑NumericalApertureλ:波長K1:工藝參數(shù)NA的特征值：0.16~0.8K1的特征值：0.75為了提高分辨率，可以增加NA或者減小λ。增加NA的辦法是采用浸潤式物鏡，即增加物鏡和襯底之間的介質(zhì)折射率。影響Wmin的因素Wmin=K1λ/NANA:數(shù)值孔徑NA11數(shù)值孔徑(NA)與景深(DOF)DOF(Depthoffocus):

移動硅片仍然可以獲得聚焦的距離。增加NA雖然可以改善分辨率，但是會破壞DOF

較小的數(shù)值孔徑可以得到較大的景深較大的數(shù)值孔徑導(dǎo)致較小的景深DOFABB面上將發(fā)生失焦AABA,B可以同時聚焦高分辨率光刻技術(shù)通常需要非常平坦的平面進行圖形轉(zhuǎn)移!數(shù)值孔徑(NA)與景深(DOF)DOF(Depthoff12原始版圖偏離對準標記overlay對準誤差對準對準誤差的容限一般是最小線寬的1/3。原始版圖偏離對準標記overlay對準誤差對準對準誤差的容限13設(shè)計規(guī)則(DesignRule)由于光刻有最小線寬和對準精度的要求，因此在設(shè)計版圖時，圖形的大小、形狀、距離等需要加以限制，稱之為設(shè)計規(guī)則(DR)。設(shè)計規(guī)則(DesignRule)由于光刻有最小線寬和對準精14光刻技術(shù)的發(fā)展趨勢Source:IEDM2009shortcourse光刻技術(shù)的發(fā)展趨勢Source:IEDM2009sho15光學光刻技術(shù)的挑戰(zhàn)光源的波長限制特征尺寸小于22納米以后，需要EUV光源鄰近效應(yīng)的影響線條邊緣粗糙圖形扭曲---所見非所得產(chǎn)出率不足光學光刻技術(shù)的挑戰(zhàn)光源的波長限制16分辨率增強技術(shù)雙重曝光技術(shù)(doublepatterning)：將需要光刻的圖形分解為兩個套嵌的圖形，各自的最小線寬均為原來的一倍，這樣可以在不改變波長的情況下提升光刻的分辨率。分辨率增強技術(shù)雙重曝光技術(shù)(doublepatternin17光學臨近修正技術(shù)(OPC)當兩個圖形十分靠近時，由于衍射和干涉等臨近效應(yīng)使得圖形發(fā)生畸變。為了使光刻工藝后的圖形與設(shè)計圖形一致，需要對掩膜版上的圖形進行修正。即掩膜版上的圖形并非所見即所得。光學臨近修正技術(shù)(OPC)當兩個圖形十分靠近時，由于衍射和干18下一代光刻技術(shù)(NGL)電子束納米印刷自組裝下一代光刻技術(shù)(NGL)電子束納米印刷自組裝19刻蝕(Etching)Wetetching:利用液態(tài)化學試劑或溶液通過化學反應(yīng)進行腐蝕的方法；Dryetching:利用低壓放電產(chǎn)生的等離子體中的離子或游離基與材料發(fā)生化學反應(yīng)或者通過轟擊等物理作用達到刻蝕目的。各向同性：腐蝕速度和方向無關(guān)各向異性：腐蝕速度和方向有關(guān)將掩膜上的圖形轉(zhuǎn)移到其他材料上的工藝?？涛g(Etching)Wetetching:利用液態(tài)化20濕法刻蝕Advantages:選擇性好，重復(fù)性好，生產(chǎn)效率高，設(shè)備簡單，成本低Disadvantages:圖形控制性差，各向同性一般用于大尺寸圖形制備、整體去除工藝以及表面清洗濕法刻蝕Advantages:選擇性好，重復(fù)性好，生產(chǎn)效率高21干法刻蝕Advantages:圖形保持性好，各向異性，適合精細線條加工Disadvantages:對表面損傷，選擇性較差，圖形依賴性一般用于精細圖形的轉(zhuǎn)移、部分去除等工藝。+++++--------------電場加速離子化學刻蝕效果：離子與目標材料原子結(jié)合，成為揮發(fā)性氣體被排出物理轟擊導(dǎo)致目標材料原子離開原位可能導(dǎo)致掩膜材料損失-選擇性干法刻蝕Advantages:圖形保持性好，各向異性，適合22各向同性與各向異性硬掩膜(二氧化硅或者氮化硅)被刻蝕材料各向異性刻蝕各向同性刻蝕刻蝕工藝中總存在著各向同性和各向異性的成分。濕法腐蝕中各向同性占主導(dǎo)，而干法刻蝕中各向異性占主導(dǎo)。各向同性與各向異性硬掩膜(二氧化硅或者氮化硅)被刻蝕材料各向23利用各向異性形成的獨特形貌在已經(jīng)刻蝕好的臺面上淀積一層二氧化硅或其他絕緣體，利用干法刻蝕的各向異性可以形成附著在側(cè)墻上的保護層，稱之為側(cè)墻結(jié)構(gòu)(sidewall)。側(cè)墻結(jié)構(gòu)在離子注入時可以起到保護臺面的角部和平移注入點的作用。TMAH(100)晶面(111)晶面利用TMAH（氨水+雙氧水）對硅的不同方向上的腐蝕速率的差異可以形成類似六邊形的結(jié)構(gòu)以及金字塔結(jié)構(gòu)。利用各向異性形成的獨特形貌在已經(jīng)刻蝕好的臺面上淀積一層二氧化24干法刻蝕的種類濺射與離子束銑蝕(SputteringandIonBeamMilling)通過高能惰性氣體離子的物理轟擊作用進行刻蝕，基本沒有選擇性，各向異性好等離子體刻蝕(PlasmaEtching)利用低壓放電產(chǎn)生的等離子體與材料發(fā)生化學反應(yīng)，產(chǎn)生揮發(fā)性副產(chǎn)物，從而實現(xiàn)刻蝕。選擇性好，襯底損傷小，各向異性差反應(yīng)離子刻蝕(ReactiveIonEtching)通過活性離子對襯底進行物理轟擊和化學反應(yīng)的雙重作用進行刻蝕的方法選擇性好，各向異性好VLSI的主流刻蝕技術(shù)干法刻蝕的種類濺射與離子束銑蝕(Sputteringand25淀積(Deposition)淀積物質(zhì)在腔體中反應(yīng)生成并覆蓋在襯底上形成膜，一般用來淀積化合物(SiO2,Si3N4,etc)化學氣相淀積(ChemicalVaporDeposition,CVD)常壓化學氣相淀積(APCVD)低壓化學氣相淀積(LPCVD)等離子體增強氣相淀積(PECVD)原子層淀積(ALD)淀積物質(zhì)來自靶材料，不在腔體中發(fā)生反應(yīng)，一般用來淀積單質(zhì)金屬(W,Mo,Al,etc)物理氣相淀積(physicalvapordeposition,PVD)電子束蒸發(fā)(evaporation)濺射(sputtering)將其他材料通過化學和物理的方法沉積到襯底淀積(Deposition)淀積物質(zhì)在腔體中反應(yīng)生成并覆蓋在26CVD的基本原理源氣體氣體相變與成核輸運到硅片表面電場輸運擴散熱遷移布朗運動載氣輸運表面擴散表面反應(yīng)吸收的源分子再離解吸收CVD的基本原理源氣體氣體相變與成核輸運到硅片表面表面擴散表27簡單地理解CVD簡單地理解CVD28PVD的基本原理蒸發(fā)或者濺射覆蓋PVD的基本原理蒸發(fā)或者濺射覆蓋29淀積工藝的臺階覆蓋率ttoptsidewallSC=tsidewall/ttop<=1LPCVD,ALDPECVD,PVD淀積工藝的臺階覆蓋率ttoptsidewallSC=ts30離子注入高能離子通過碰撞使得襯底晶格發(fā)生位移同時自身進入晶格的過程稱為離子注入。離子注入是向半導(dǎo)體襯底里引入特定雜質(zhì)的最有效手段。利用光刻膠或者硬掩膜的阻擋作用，可以在半導(dǎo)體襯底上某些特定區(qū)域引入雜質(zhì)，從而實現(xiàn)器件的電學性能。離子注入引入的離子在電學上是非活性的。離子注入同時引起襯底損傷。將雜質(zhì)利用物理的方法引入到襯底晶格里離子注入高能離子通過碰撞使得襯底晶格發(fā)生位移同時自身進入晶格31離子注入裝置1.離子源和發(fā)射裝置(類似濺射)2.離子束引出裝置3.離子束質(zhì)量選擇只有合適的離子可以通過4.離子束加速5.離子束偏轉(zhuǎn)和掃描離子注入裝置1.離子源和發(fā)射裝置(類似濺射)2.離子束引32離子注入的典型分布典型的離子注入分布：高斯分布離子注入的典型分布典型的離子注入分布：高斯分布33器件中的離子注入作用ionsourcedrain通常利用離子注入形成器件中的各種PN結(jié)，比如MOSFET中的源和漏與體區(qū)之間的PN結(jié)，或者雙極晶體管的集電區(qū)和基區(qū)之間的PN結(jié)現(xiàn)代集成電路制造技術(shù)要求離子注入深度很淺，同時引起的襯底損傷較少。器件中的離子注入作用ionsourcedrain通常利用離子34擴散的形式一-退火退火(Annealing)：通過加熱將離子注入的原子變成電學激活的狀態(tài)，同時修復(fù)晶格中的損傷。IonimplantationannealingActivateddopant:PNdiode,source,drain…在熱的作用下使得雜質(zhì)在襯底中發(fā)生移動和化學反應(yīng)。擴散的形式一-退火退火(Annealing)：通過加熱將離子35擴散的形式二-氧化氧化:氧原子在襯底擴散同時與硅原子發(fā)生反應(yīng)生成SiO2的過程。氧化劑在已生成氧化層中的擴散生成新的氧化層擴散的形式二-氧化氧化:氧原子在襯底擴散同時與硅原子發(fā)生反36擴散的形式三-摻雜源(可能為固體、液體和氣體)載氣石英擴散管硅片尾氣擴散的形式三-摻雜源(可能為固體、液體和氣體)載氣石英擴散管37擴散的不同形式比較形式擴散物質(zhì)效果退火離子注入的雜質(zhì)雜質(zhì)原子激活同時修復(fù)晶格損傷氧化氧氣形成二氧化硅雜質(zhì)輸運從源蒸發(fā)的雜質(zhì)原子形成摻雜區(qū)擴散的不同形式比較形式擴散物質(zhì)效果退火離子注入的雜質(zhì)雜質(zhì)原子38平坦化(ChemicalMechanicalPolish)為什么需要平坦化(CMP)改善光刻的DOF影響為下一次淀積薄膜提供良好的表面一些特殊的三維工藝需求利用化學和機械的辦法去除起伏不平的表面，形成光滑的表面。Litho.onroughsurfacefocusedOutoffocus平坦化(ChemicalMechanicalPolish39平坦化的基本原理pressurepadwaferslurry平坦化的基本原理pressurepadwaferslurry40平坦化的主要用途-金屬線的形成大部分金屬的刻蝕由于對等離子體存在排斥作用，因而不能用干法刻蝕的方法進行，而只能采用平坦化技術(shù)。金屬淀積在開好的槽內(nèi)利用CMP將多余的金屬去掉平坦化的主要用途-金屬線的形成大部分金屬的刻蝕由于對等離子體41單項工藝的小結(jié)ProcessApplicationLithography將圖形從版圖上轉(zhuǎn)移到光刻膠上Etching在襯底上形成需要的圖形Deposition在襯底上沉積需要的絕緣、半導(dǎo)體以及導(dǎo)體材料Implantation將雜質(zhì)引入到襯底中Diffusion將雜質(zhì)激活并修復(fù)襯底損傷對襯底進行氧化將雜質(zhì)引入到襯底中CMP形成平坦的表面，以改善光刻、淀積工藝形成特殊的結(jié)構(gòu)，比如金屬互連線單項工藝的小結(jié)ProcessApplicationLitho42CMOS大規(guī)模集成工藝單項工藝整合工藝CMOS大規(guī)模集成工藝單項工藝43Integration(整合)雜亂無章的堆放不能形成功能規(guī)則有序的堆砌可以形成磚墻整合UnitprocessDeviceIntegration(整合)雜亂無章的堆放不能形成功能規(guī)44工藝整合的方法BottomupTopdown工藝整合的方法BottomupTopdown45自頂向下CMOS集成工藝LayoutCrossSection自頂向下CMOS集成工藝LayoutCross46模塊化工藝模塊是執(zhí)行基本功能的最小的工藝集合STI隔離相鄰的器件和電路模塊Gate柵電極的形成工藝S/D形成源和漏的PN結(jié)Contact將MOSFET的控制端引出Metal將器件連接起來形成電路模塊化工藝模塊是執(zhí)行基本功能的最小的工藝集合STI隔離相鄰的47器件器件是模塊的最簡單組合。GateSTIS/DContactMetal器件器件是模塊的最簡單組合。GateSTIS/DContac48CMOS工藝流程STIGateS/DContactMetal1Metal2~nPackagingTestFEOLBEOLCMOS工藝流程STIGateS/DContactMetal49STI工藝a)Padoxide&Nitridedepositionb)STIpatterningc)Trenchetchingd)Oxidefillinge)OxideCMPf)NitridestripDepositionLithographyDryEtchingDepositionCMPWetEtchingSTI工藝a)Padoxide&Nitridede50柵電極工藝(Gate)a)Pre-cleanb)Gateoxide&gatedepositionc)Gatepatterningd)GateetchingetchingDepositionLithographyetching柵電極工藝(Gate)a)Pre-cleanb)Gate51源漏工藝(S/D)a)PMOSopenb)PMOSS/Dimplantationc)NMOSopenandS/Dimplantationd)AnnealinglithographyIonimplantationIonimplantationdiffusion源漏工藝(S/D)a)PMOSopenb)PMOSS52接觸工藝(Contact)a)Interlayeroxidedepositionb)OxideCMPc)Contactpatterningd)Contactetchinge)Contactmetalfillingf)metalCMPdepositionCMPLithographyLithographyPVDCMP接觸工藝(Contact)a)Interlayeroxi53金屬連線工藝(Metal)a)Postmetaldielectricdepositionb)Metallithographyc)Metaltrenchetchingd)Metaldepositione)MetalCMPf)ViaandothermetallayerformationdepositionlithographyetchingPVDCMP金屬連線工藝(Metal)a)Postmetaldie54封裝(Package)封裝(Package)55總結(jié)單項工藝主要分為光刻、刻蝕、淀積、注入、擴散和平坦化幾種。光刻技術(shù)的分辨率取決于所用光源的波長。器件整合工藝分為自頂向下和自底向上兩種方法。能夠執(zhí)行一定功能的最小工藝集合稱為模塊。器件是能夠執(zhí)行一定電路功能的最小模塊集合?，F(xiàn)代CMOS集成工藝主要模塊有STI，Gate，S/D，Contact，Metal等。根據(jù)在流程中的位置，可分為前端工藝和后端工藝?？偨Y(jié)單項工藝主要分為光刻、刻蝕、淀積、注入、擴散和平坦化幾種56作業(yè)某個光刻機采用的光源波長為248nm，其K1系數(shù)為0.35，NA為0.6，能否光刻出如下圖形？為什么？145nm120nm作業(yè)某個光刻機采用的光源波長為248nm，其K1系數(shù)為0.357作業(yè)2已知某個實驗室的光刻最小線寬為100nm，但是需要在硅襯底上刻蝕出寬度為30nm的線條。已知該實驗室具有以下工藝能力二氧化硅、氮化硅、多晶硅的干法刻蝕能力，各向異性好，能夠形成完全垂直的線條；二氧化硅、氮化硅、多晶硅的濕法腐蝕能力，相對之間的選擇比很高；（選擇比：腐蝕A物質(zhì)時對B物質(zhì)的腐蝕能力。選擇比高意味著腐蝕A時對B完全沒有腐蝕作用。）二氧化硅、氮化硅、多晶硅的超薄膜淀積能力。其中二氧化硅能夠淀積最薄50nm，氮化硅最薄20nm，多晶硅最薄100nm，各材料的臺階覆蓋率都為1請設(shè)計出一種工藝方法，能夠在硅襯底上形成寬度為30納米的硅線條。作業(yè)2已知某個實驗室的光刻最小線寬為100nm，但是需要在硅58微電子學概論第七課CMOS大規(guī)模集成工藝微電子學概論第七課CMOS大規(guī)模集成工藝59CMOS大規(guī)模集成工藝單項工藝整合工藝CMOS大規(guī)模集成工藝單項工藝60單項工藝光刻技術(shù)刻蝕技術(shù)薄膜技術(shù)離子注入擴散技術(shù)平坦化技術(shù)單項工藝光刻技術(shù)刻蝕技術(shù)薄膜技術(shù)離子注入擴散技術(shù)平坦化技術(shù)61光刻技術(shù)(Photolithography)三大要素光源透鏡組掩膜版將設(shè)計好的圖形轉(zhuǎn)移到光刻膠上的工藝。光源透鏡組掩膜版硅片光刻技術(shù)(Photolithography)三大要素將設(shè)計好62光刻工藝流程正膠曝光區(qū)域容易被顯影液溶解掉負膠未曝光區(qū)很容易被顯影液溶解掉掩膜版光敏材料-光刻膠襯底甩膠曝光顯影光源光刻工藝流程正膠曝光區(qū)域容易被顯影液溶解掉負膠未曝光區(qū)很容易63Typeoflithography接觸式1:1

反射式(EUV)Typeoflithography接觸式

反射式64光源(source)從可見光(visible)到紫外線(UV)1018Hz1017Hz1016Hz1015Hz1014Hz1013Hz1012Hz1011Hz1010HzX光紫外線可見光紅外線THz空隙微波g-linei-lineKrFArFF2EUV光源(source)從可見光(visible)到紫外線(UV65掩膜版(mask)電路設(shè)計圖在物理介質(zhì)上的實現(xiàn)首先將電路設(shè)計轉(zhuǎn)換為版圖然后將版圖復(fù)制到玻璃板上掩膜版(mask)電路設(shè)計圖在物理介質(zhì)上的實現(xiàn)66光刻技術(shù)的性能指標分辨率(resolution)最小的線寬(width)和線間距(pitch)一般用halfpitch來定義光刻的分辨率大小對準精度(overlay)前后兩次光刻圖形對準的精度一般是分辨率的1/3產(chǎn)出率(throughput)單位時間內(nèi)完成曝光的片數(shù)ArF+雙重成像技術(shù)的產(chǎn)出率為50x12寸晶圓/小時光刻技術(shù)的性能指標分辨率(resolution)67什么是Pitch?集成電路中最小的特征尺寸以間距最小的線條中心距為pitchpitchHalfpitch一般是光刻機所能形成的最小線寬Wmin什么是Pitch?集成電路中最小的特征尺寸pitchHalf68影響Wmin的因素Wmin=K1λ/NANA:數(shù)值孔徑NumericalApertureλ:波長K1:工藝參數(shù)NA的特征值：0.16~0.8K1的特征值：0.75為了提高分辨率，可以增加NA或者減小λ。增加NA的辦法是采用浸潤式物鏡，即增加物鏡和襯底之間的介質(zhì)折射率。影響Wmin的因素Wmin=K1λ/NANA:數(shù)值孔徑NA69數(shù)值孔徑(NA)與景深(DOF)DOF(Depthoffocus):

移動硅片仍然可以獲得聚焦的距離。增加NA雖然可以改善分辨率，但是會破壞DOF

較小的數(shù)值孔徑可以得到較大的景深較大的數(shù)值孔徑導(dǎo)致較小的景深DOFABB面上將發(fā)生失焦AABA,B可以同時聚焦高分辨率光刻技術(shù)通常需要非常平坦的平面進行圖形轉(zhuǎn)移!數(shù)值孔徑(NA)與景深(DOF)DOF(Depthoff70原始版圖偏離對準標記overlay對準誤差對準對準誤差的容限一般是最小線寬的1/3。原始版圖偏離對準標記overlay對準誤差對準對準誤差的容限71設(shè)計規(guī)則(DesignRule)由于光刻有最小線寬和對準精度的要求，因此在設(shè)計版圖時，圖形的大小、形狀、距離等需要加以限制，稱之為設(shè)計規(guī)則(DR)。設(shè)計規(guī)則(DesignRule)由于光刻有最小線寬和對準精72光刻技術(shù)的發(fā)展趨勢Source:IEDM2009shortcourse光刻技術(shù)的發(fā)展趨勢Source:IEDM2009sho73光學光刻技術(shù)的挑戰(zhàn)光源的波長限制特征尺寸小于22納米以后，需要EUV光源鄰近效應(yīng)的影響線條邊緣粗糙圖形扭曲---所見非所得產(chǎn)出率不足光學光刻技術(shù)的挑戰(zhàn)光源的波長限制74分辨率增強技術(shù)雙重曝光技術(shù)(doublepatterning)：將需要光刻的圖形分解為兩個套嵌的圖形，各自的最小線寬均為原來的一倍，這樣可以在不改變波長的情況下提升光刻的分辨率。分辨率增強技術(shù)雙重曝光技術(shù)(doublepatternin75光學臨近修正技術(shù)(OPC)當兩個圖形十分靠近時，由于衍射和干涉等臨近效應(yīng)使得圖形發(fā)生畸變。為了使光刻工藝后的圖形與設(shè)計圖形一致，需要對掩膜版上的圖形進行修正。即掩膜版上的圖形并非所見即所得。光學臨近修正技術(shù)(OPC)當兩個圖形十分靠近時，由于衍射和干76下一代光刻技術(shù)(NGL)電子束納米印刷自組裝下一代光刻技術(shù)(NGL)電子束納米印刷自組裝77刻蝕(Etching)Wetetching:利用液態(tài)化學試劑或溶液通過化學反應(yīng)進行腐蝕的方法；Dryetching:利用低壓放電產(chǎn)生的等離子體中的離子或游離基與材料發(fā)生化學反應(yīng)或者通過轟擊等物理作用達到刻蝕目的。各向同性：腐蝕速度和方向無關(guān)各向異性：腐蝕速度和方向有關(guān)將掩膜上的圖形轉(zhuǎn)移到其他材料上的工藝?？涛g(Etching)Wetetching:利用液態(tài)化78濕法刻蝕Advantages:選擇性好，重復(fù)性好，生產(chǎn)效率高，設(shè)備簡單，成本低Disadvantages:圖形控制性差，各向同性一般用于大尺寸圖形制備、整體去除工藝以及表面清洗濕法刻蝕Advantages:選擇性好，重復(fù)性好，生產(chǎn)效率高79干法刻蝕Advantages:圖形保持性好，各向異性，適合精細線條加工Disadvantages:對表面損傷，選擇性較差，圖形依賴性一般用于精細圖形的轉(zhuǎn)移、部分去除等工藝。+++++--------------電場加速離子化學刻蝕效果：離子與目標材料原子結(jié)合，成為揮發(fā)性氣體被排出物理轟擊導(dǎo)致目標材料原子離開原位可能導(dǎo)致掩膜材料損失-選擇性干法刻蝕Advantages:圖形保持性好，各向異性，適合80各向同性與各向異性硬掩膜(二氧化硅或者氮化硅)被刻蝕材料各向異性刻蝕各向同性刻蝕刻蝕工藝中總存在著各向同性和各向異性的成分。濕法腐蝕中各向同性占主導(dǎo)，而干法刻蝕中各向異性占主導(dǎo)。各向同性與各向異性硬掩膜(二氧化硅或者氮化硅)被刻蝕材料各向81利用各向異性形成的獨特形貌在已經(jīng)刻蝕好的臺面上淀積一層二氧化硅或其他絕緣體，利用干法刻蝕的各向異性可以形成附著在側(cè)墻上的保護層，稱之為側(cè)墻結(jié)構(gòu)(sidewall)。側(cè)墻結(jié)構(gòu)在離子注入時可以起到保護臺面的角部和平移注入點的作用。TMAH(100)晶面(111)晶面利用TMAH（氨水+雙氧水）對硅的不同方向上的腐蝕速率的差異可以形成類似六邊形的結(jié)構(gòu)以及金字塔結(jié)構(gòu)。利用各向異性形成的獨特形貌在已經(jīng)刻蝕好的臺面上淀積一層二氧化82干法刻蝕的種類濺射與離子束銑蝕(SputteringandIonBeamMilling)通過高能惰性氣體離子的物理轟擊作用進行刻蝕，基本沒有選擇性，各向異性好等離子體刻蝕(PlasmaEtching)利用低壓放電產(chǎn)生的等離子體與材料發(fā)生化學反應(yīng)，產(chǎn)生揮發(fā)性副產(chǎn)物，從而實現(xiàn)刻蝕。選擇性好，襯底損傷小，各向異性差反應(yīng)離子刻蝕(ReactiveIonEtching)通過活性離子對襯底進行物理轟擊和化學反應(yīng)的雙重作用進行刻蝕的方法選擇性好，各向異性好VLSI的主流刻蝕技術(shù)干法刻蝕的種類濺射與離子束銑蝕(Sputteringand83淀積(Deposition)淀積物質(zhì)在腔體中反應(yīng)生成并覆蓋在襯底上形成膜，一般用來淀積化合物(SiO2,Si3N4,etc)化學氣相淀積(ChemicalVaporDeposition,CVD)常壓化學氣相淀積(APCVD)低壓化學氣相淀積(LPCVD)等離子體增強氣相淀積(PECVD)原子層淀積(ALD)淀積物質(zhì)來自靶材料，不在腔體中發(fā)生反應(yīng)，一般用來淀積單質(zhì)金屬(W,Mo,Al,etc)物理氣相淀積(physicalvapordeposition,PVD)電子束蒸發(fā)(evaporation)濺射(sputtering)將其他材料通過化學和物理的方法沉積到襯底淀積(Deposition)淀積物質(zhì)在腔體中反應(yīng)生成并覆蓋在84CVD的基本原理源氣體氣體相變與成核輸運到硅片表面電場輸運擴散熱遷移布朗運動載氣輸運表面擴散表面反應(yīng)吸收的源分子再離解吸收CVD的基本原理源氣體氣體相變與成核輸運到硅片表面表面擴散表85簡單地理解CVD簡單地理解CVD86PVD的基本原理蒸發(fā)或者濺射覆蓋PVD的基本原理蒸發(fā)或者濺射覆蓋87淀積工藝的臺階覆蓋率ttoptsidewallSC=tsidewall/ttop<=1LPCVD,ALDPECVD,PVD淀積工藝的臺階覆蓋率ttoptsidewallSC=ts88離子注入高能離子通過碰撞使得襯底晶格發(fā)生位移同時自身進入晶格的過程稱為離子注入。離子注入是向半導(dǎo)體襯底里引入特定雜質(zhì)的最有效手段。利用光刻膠或者硬掩膜的阻擋作用，可以在半導(dǎo)體襯底上某些特定區(qū)域引入雜質(zhì)，從而實現(xiàn)器件的電學性能。離子注入引入的離子在電學上是非活性的。離子注入同時引起襯底損傷。將雜質(zhì)利用物理的方法引入到襯底晶格里離子注入高能離子通過碰撞使得襯底晶格發(fā)生位移同時自身進入晶格89離子注入裝置1.離子源和發(fā)射裝置(類似濺射)2.離子束引出裝置3.離子束質(zhì)量選擇只有合適的離子可以通過4.離子束加速5.離子束偏轉(zhuǎn)和掃描離子注入裝置1.離子源和發(fā)射裝置(類似濺射)2.離子束引90離子注入的典型分布典型的離子注入分布：高斯分布離子注入的典型分布典型的離子注入分布：高斯分布91器件中的離子注入作用ionsourcedrain通常利用離子注入形成器件中的各種PN結(jié)，比如MOSFET中的源和漏與體區(qū)之間的PN結(jié)，或者雙極晶體管的集電區(qū)和基區(qū)之間的PN結(jié)現(xiàn)代集成電路制造技術(shù)要求離子注入深度很淺，同時引起的襯底損傷較少。器件中的離子注入作用ionsourcedrain通常利用離子92擴散的形式一-退火退火(Annealing)：通過加熱將離子注入的原子變成電學激活的狀態(tài)，同時修復(fù)晶格中的損傷。IonimplantationannealingActivateddopant:PNdiode,source,drain…在熱的作用下使得雜質(zhì)在襯底中發(fā)生移動和化學反應(yīng)。擴散的形式一-退火退火(Annealing)：通過加熱將離子93擴散的形式二-氧化氧化:氧原子在襯底擴散同時與硅原子發(fā)生反應(yīng)生成SiO2的過程。氧化劑在已生成氧化層中的擴散生成新的氧化層擴散的形式二-氧化氧化:氧原子在襯底擴散同時與硅原子發(fā)生反94擴散的形式三-摻雜源(可能為固體、液體和氣體)載氣石英擴散管硅片尾氣擴散的形式三-摻雜源(可能為固體、液體和氣體)載氣石英擴散管95擴散的不同形式比較形式擴散物質(zhì)效果退火離子注入的雜質(zhì)雜質(zhì)原子激活同時修復(fù)晶格損傷氧化氧氣形成二氧化硅雜質(zhì)輸運從源蒸發(fā)的雜質(zhì)原子形成摻雜區(qū)擴散的不同形式比較形式擴散物質(zhì)效果退火離子注入的雜質(zhì)雜質(zhì)原子96平坦化(ChemicalMechanicalPolish)為什么需要平坦化(CMP)改善光刻的DOF影響為下一次淀積薄膜提供良好的表面一些特殊的三維工藝需求利用化學和機械的辦法去除起伏不平的表面，形成光滑的表面。Litho.onroughsurfacefocusedOutoffocus平坦化(ChemicalMechanicalPolish97平坦化的基本原理pressurepadwaferslurry平坦化的基本原理pressurepadwaferslurry98平坦化的主要用途-金屬線的形成大部分金屬的刻蝕由于對等離子體存在排斥作用，因而不能用干法刻蝕的方法進行，而只能采用平坦化技術(shù)。金屬淀積在開好的槽內(nèi)利用CMP將多余的金屬去掉平坦化的主要用途-金屬線的形成大部分金屬的刻蝕由于對等離子體99單項工藝的小結(jié)ProcessApplicationLithography將圖形從版圖上轉(zhuǎn)移到光刻膠上Etching在襯底上形成需要的圖形Deposition在襯底上沉積需要的絕緣、半導(dǎo)體以及導(dǎo)體材料Implantation將雜質(zhì)引入到襯底中Diffusion將雜質(zhì)激活并修復(fù)襯底損傷對襯底進行氧化將雜質(zhì)引入到襯底中CMP形成平坦的表面，以改善光刻、淀積工藝形成特殊的結(jié)構(gòu)，比如金屬互連線單項工藝的小結(jié)ProcessApplicationLitho100CMOS大規(guī)模集成工藝單項工藝整合工藝CMOS大規(guī)模集成工藝單項工藝101Integration(整合)雜亂無章的堆放不能形成功能規(guī)則有序的堆砌可以形成磚墻整合UnitprocessDeviceIntegration(整合)雜亂無章的堆放不能形成功能規(guī)102工藝整合的方法BottomupTopdown工藝整合的方法BottomupTopdown103自頂向下CMOS集成工藝LayoutCrossSection自頂向下CMOS集成工藝LayoutCross104模塊化工藝模塊是執(zhí)行基本功能的最小的工藝集合STI隔離相鄰的器件和電路模塊Gate柵電極的形成工藝S/D形成源和漏的PN結(jié)Contact將MOSFET的控制端引出Metal將器件連接起來形成電路模塊化工藝模塊是執(zhí)行基本功能的最小的工藝集合STI隔離相鄰的105器件器件是模塊的最簡單組合。GateSTIS/DContactMetal器件器件是模塊的最簡單組合。GateSTIS/DContac106CMOS工藝流程STIGateS/DContactMetal1Metal2~nPackagingTestFEOLBEOLCMOS工藝流程STIGateS/DContactMetal107STI工藝a)Padoxide&Nitridedepositionb)STIpatterningc)Trenchetchingd)Oxidefillinge)OxideCMPf)NitridestripDepositionLithographyDryEt