建立時(shí)間與保持時(shí)間

1、建立時(shí)間與保持時(shí)間 建立時(shí)間（Tsu：set up time）是指在時(shí)鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：hold time）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時(shí)間的簡單示意圖如下圖1所示。圖1 保持持時(shí)間與與建立時(shí)時(shí)間的示示意圖 在在FPGGA設(shè)計(jì)計(jì)的同一一個(gè)模塊塊中常常常是包含含組合邏邏輯與時(shí)時(shí)序邏輯輯，為了了保證在在這些邏邏輯的接接口處數(shù)數(shù)據(jù)能穩(wěn)穩(wěn)定的被被處理，那那么對(duì)建建立時(shí)間間與保持持時(shí)間建建立清晰晰的概念念非常重重要。下下面在

2、認(rèn)認(rèn)識(shí)了建建立時(shí)間間與保持持時(shí)間的的概念上上思考如如下的問問題。圖2 同步步設(shè)計(jì)中中的一個(gè)個(gè)基本模模型 圖圖2為統(tǒng)統(tǒng)一采用用一個(gè)時(shí)時(shí)鐘的同同步設(shè)計(jì)計(jì)中一個(gè)個(gè)基本的的模型。圖圖中Tcco是觸觸發(fā)器的的數(shù)據(jù)輸輸出的延延時(shí)；TTdellay是是組合邏邏輯的延延時(shí)；TTsettup是是觸發(fā)器器的建立立時(shí)間；Tpdd為時(shí)鐘鐘的延時(shí)時(shí)。如果果第一個(gè)個(gè)觸發(fā)器器D1建建立時(shí)間間最大為為T1mmax，最最小為TT1miin，組組合邏輯輯的延時(shí)時(shí)最大為為T2mmax，最最小為TT2miin。問問第二個(gè)個(gè)觸發(fā)器器D2立立時(shí)間TT3與保保持時(shí)間間T4應(yīng)應(yīng)該滿足足什么條條件，或或者是知知道了TT3與TT4那么么能容許許

3、的最大大時(shí)鐘周周期是多多少。這這個(gè)問題題是在設(shè)設(shè)計(jì)中必必須考慮慮的問題題，只有有弄清了了這個(gè)問問題才能能保證所所設(shè)計(jì)的的組合邏邏輯的延延時(shí)是否否滿足了了要求。 下下面通過過時(shí)序圖圖來分析析：設(shè)第第一個(gè)觸觸發(fā)器的的輸入為為D1，輸輸出為QQ1,第第二個(gè)觸觸發(fā)器的的輸入為為D2，輸輸出為QQ2； 時(shí)時(shí)鐘統(tǒng)一一在上升升沿進(jìn)行行采樣，為為了便于于分析我我們討論論兩種情情況即第第一：假假設(shè)時(shí)鐘鐘的延時(shí)時(shí)Tpdd為零，其其實(shí)這種種情況在在FPGGA設(shè)計(jì)計(jì)中是常常常滿足足的，由由于在FFPGAA設(shè)計(jì)中中一般是是采用統(tǒng)統(tǒng)一的系系統(tǒng)時(shí)鐘鐘，也就就是利用用從全局局時(shí)鐘管管腳輸入入的時(shí)鐘鐘，這樣樣在內(nèi)部部時(shí)鐘的的延

4、時(shí)完完全可以以忽略不不計(jì)。這這種情況況下不必必考慮保保持時(shí)間間，因?yàn)闉槊總€(gè)數(shù)數(shù)據(jù)都是是保持一一個(gè)時(shí)鐘鐘節(jié)拍同同時(shí)又有有線路的的延時(shí)，也也就是都都是基于于CLOOCK的的延遲遠(yuǎn)遠(yuǎn)小于數(shù)數(shù)據(jù)的延延遲基礎(chǔ)礎(chǔ)上，所所以保持持時(shí)間都都能滿足足要求，重重點(diǎn)是要要關(guān)心建建立時(shí)間間，此時(shí)時(shí)如果DD2的建建立時(shí)間間滿足要要求那么么時(shí)序圖圖應(yīng)該如如圖3所所示。 從圖中可以以看出如如果：T-Tcoo-TddelaayTT3即： Tddelaay T-TTco-T3那么就滿足足了建立立時(shí)間的的要求，其其中T為為時(shí)鐘的的周期，這這種情況況下第二二個(gè)觸發(fā)發(fā)器就能能在第二二個(gè)時(shí)鐘鐘的升沿沿就能穩(wěn)穩(wěn)定的采采到D22，時(shí)序序圖

5、如圖圖3所示示。 圖3 符合合要求的的時(shí)序圖圖 如如果組合合邏輯的的延時(shí)過過大使得得T-TTco-TdeelayyTT3這也就是要要求的DD2的建建立時(shí)間間。 從從上面的的時(shí)序圖圖中也可可以看出出，D22的建立立時(shí)間與與保持時(shí)時(shí)間與DD1的建建立與保保持時(shí)間間是沒有有關(guān)系的的，而只只和D22前面的的組合邏邏輯和DD1的數(shù)數(shù)據(jù)傳輸輸延時(shí)有有關(guān)，這這也是一一個(gè)很重重要的結(jié)結(jié)論。說說明了延延時(shí)沒有有疊加效效應(yīng)。 第第二種情情況如果果時(shí)鐘存存在延時(shí)時(shí)，這種種情況下下就要考考慮保持持時(shí)間了了，同時(shí)時(shí)也需要要考慮建建立時(shí)間間。時(shí)鐘鐘出現(xiàn)較較大的延延時(shí)多是是采用了了異步時(shí)時(shí)鐘的設(shè)設(shè)計(jì)方法法，這種種方法較較難

6、保證證數(shù)據(jù)的的同步性性，所以以實(shí)際的的設(shè)計(jì)中中很少采采用。此此時(shí)如果果建立時(shí)時(shí)間與保保持時(shí)間間都滿足足要求那那么輸出出的時(shí)序序如圖55所示。圖5 時(shí)鐘鐘存在延延時(shí)但滿滿足時(shí)序序 從從圖5中中可以容容易的看看出對(duì)建建立時(shí)間間放寬了了Tpdd，所以以D2的的建立時(shí)時(shí)間需滿滿足要求求：TpdTT-Tcco-TT2maaxT3 由由于建立立時(shí)間與與保持時(shí)時(shí)間的和和是穩(wěn)定定的一個(gè)個(gè)時(shí)鐘周周期，如如果時(shí)鐘鐘有延時(shí)時(shí)，同時(shí)時(shí)數(shù)據(jù)的的延時(shí)也也較小那那么建立立時(shí)間必必然是增增大的，保保持時(shí)間間就會(huì)隨隨之減小小，如果果減小到到不滿足足D2的的保持時(shí)時(shí)間要求求時(shí)就不不能采集集到正確確的數(shù)據(jù)據(jù)，如圖圖6所示示。 這這

7、時(shí)即TT（TTpd+TTTco-T2mmin）T44 即TTcoT2mmin-TpddTT4 從從上式也也可以看看出如果果Tpdd0也也就是時(shí)時(shí)鐘的延延時(shí)為00那么同同樣是要要求TccoTT2miinTT4，但但是在實(shí)實(shí)際的應(yīng)應(yīng)用中由由于T22的延時(shí)時(shí)也就是是線路的的延時(shí)遠(yuǎn)遠(yuǎn)遠(yuǎn)大于于觸發(fā)器器的保持持時(shí)間即即T4所所以不必必要關(guān)系系保持時(shí)時(shí)間。圖6 時(shí)鐘鐘存在延延時(shí)且保保持時(shí)間間不滿足足要求 綜綜上所述述，如果果不考慮慮時(shí)鐘的的延時(shí)那那么只需需關(guān)心建建立時(shí)間間，如果果考慮時(shí)時(shí)鐘的延延時(shí)那么么更需關(guān)關(guān)心保持持時(shí)間。下下面將要要分析在在FPGGA設(shè)計(jì)計(jì)中如何何提高同同步系統(tǒng)統(tǒng)中的工工作時(shí)鐘鐘。 如何

8、提高高同步系系統(tǒng)中的的工作時(shí)時(shí)鐘 從從上面的的分析可可以看出出同步系系統(tǒng)時(shí)對(duì)對(duì)D2建建立時(shí)間間T3的的要求為為：T-Tcoo-T22maxxTT3 所所以很容容易推出出TT3+Tcoo+T22maxx,其中中T3為為D2的的建立時(shí)時(shí)間Tsset，TT2為組組合邏輯輯的延時(shí)時(shí)。在一一個(gè)設(shè)計(jì)計(jì)中T33和Tcco都是是由器件件決定的的固定值值，可控控的也只只有T22也就時(shí)時(shí)輸入端端組合邏邏輯的延延時(shí)，所所以通過過盡量來來減小TT2就可可以提高高系統(tǒng)的的工作時(shí)時(shí)鐘。為為了達(dá)到到減小TT2在設(shè)設(shè)計(jì)中可可以用下下面不同同的幾種種方法綜綜合來實(shí)實(shí)現(xiàn)。通過改變走走線的方方式來減減小延時(shí)時(shí) 以以altteraa

9、的器件件為例，我我們?cè)趒quarrtuss里面的的timmingg cllosuure flooorpplann可以看看到有 很多條條條塊塊塊，我們們可以將將條條塊塊塊按行行和按列列分，每每一個(gè)條條塊代表表1個(gè)LLAB，每每個(gè)LAAB里 有8個(gè)個(gè)或者是是10個(gè)個(gè)LE。它它們的走走線時(shí)延延的關(guān)系系如下：同一個(gè)個(gè)LABB中（最最快） 同同列或者者同行 不不同行且且不同列列。 我我們通過過給綜合合器加適適當(dāng)?shù)募s約束（約約束要適適量，一一般以加加5%裕裕量較為為合適，比比如電路路 工作作在1000Mhhz，則則加約束束加到1105MMhz就就可以了了，過大大的約束束效果反反而不好好，且極極大增加加綜合

10、時(shí)時(shí)間）可可以將相相關(guān)的邏邏輯在布布線時(shí)盡盡量布的的靠近一一點(diǎn)，從從而減少少走線的的時(shí)延。 通過拆分分組合邏邏輯的方方法來減減小延時(shí)時(shí) 由由于一般般同步電電路都不不止一級(jí)級(jí)鎖存（如如圖8），而而要使電電路穩(wěn)定定工作，時(shí)時(shí)鐘周期期必須滿滿足最大大延時(shí)要要求，縮縮短最長長延時(shí)路路徑，才才可提高高電路的的工作頻頻率。如如圖7所所示：我我們可以以將較大大的組合合邏輯分分解為較較小的幾幾塊，中中間插入入觸發(fā)器器，這樣樣可以提提高電路路的工作作頻率。這這也是所所謂“流水線線”（piipelliniing）技技術(shù)的基基本原理理。 對(duì)對(duì)于圖88的上半半部分，它它時(shí)鐘頻頻率受制制于第二二個(gè)較大大的組合合邏輯的的延時(shí)，通通過適當(dāng)當(dāng)?shù)姆椒ǚㄆ骄址峙浣M合合邏輯，可可以避免免在兩個(gè)個(gè)觸發(fā)器器之間出出現(xiàn)過大大的延時(shí)時(shí)，消除除速度瓶瓶頸。圖7 分割割組合邏邏輯圖8 轉(zhuǎn)移移組合邏邏輯 那么在設(shè)設(shè)計(jì)中如如何拆分分組合邏邏輯呢，更更好的方方法要在在實(shí)踐中中不斷的的積累，但但是一些些良好的的設(shè)計(jì)思思想和方方法也需需要掌握握。我們們知