畢業(yè)論文-基于UTC0.5um工藝的LDO芯片電路仿真及版圖設(shè)計(jì)

1、大連東軟信息學(xué)院本科畢業(yè)設(shè)計(jì)（論文）論文題目論文題目：基于UTC0.5m工藝的LDO芯片電路仿真及版圖設(shè)計(jì)系 所：電子工程系 專(zhuān) 業(yè)：電子信息工程（微電子制造方向） 學(xué)生姓名： 學(xué)生學(xué)號(hào)： 指導(dǎo)教師： 導(dǎo)師職稱(chēng)：副教授 完成日期：2014年4月28日 大連東軟信息學(xué)院DalianNeusoft大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 摘要 IV基于UTC0.5m工藝的LDO芯片電路仿真及版圖設(shè)計(jì)摘 要近年來(lái)，隨著集成電路的技術(shù)和電源管理技術(shù)的不斷發(fā)展，低壓差線性穩(wěn)壓器（LDO Low Dropout Regulator）被大家所關(guān)注，使其被廣泛的應(yīng)用于便攜式電子產(chǎn)品、播放器、數(shù)碼相機(jī)、無(wú)線電話與通信設(shè)

2、備、測(cè)試儀器等中。本文針對(duì)LDO的發(fā)展要求，主要研究LDO的核心誤差放大器，在LDO線性穩(wěn)壓器的設(shè)計(jì)中，誤差放大器是設(shè)計(jì)中一個(gè)重要的環(huán)節(jié)，誤差放大的性能決定了整個(gè)LDO穩(wěn)壓器的性能。本次應(yīng)用Cadence軟件進(jìn)行電路圖和版圖的繪制，對(duì)其電路進(jìn)行完整的仿真分析，對(duì)版圖進(jìn)行驗(yàn)證，最后，對(duì)全文工作進(jìn)行總結(jié)。本課題電路系統(tǒng)采用跨導(dǎo)運(yùn)放的結(jié)構(gòu)，輸入級(jí)采用PMOS（P-channel Metal Oxide Semiconductor）全差分輸入形式，輸出級(jí)采用雙端輸出，這樣可避免電流鏡引起的極點(diǎn)導(dǎo)致帶寬變窄的問(wèn)題，此放大器采用UTC0.5mCMOS設(shè)計(jì)工藝，在輸入電壓為5V、負(fù)載電容為4.7F，環(huán)境溫度

3、在-40C85C的條件下進(jìn)行HSPICE仿真。本文將在開(kāi)頭簡(jiǎn)單闡述了課題研究的背景及意義，并分析低電壓差線性穩(wěn)壓器的現(xiàn)狀和發(fā)展趨勢(shì)。其次利用HSPICE工具對(duì)部分電路進(jìn)行仿真，最后在Cadence環(huán)境下，采用UTC0.5um工藝進(jìn)行版圖的設(shè)計(jì)及驗(yàn)證。關(guān)鍵詞：低壓差線性穩(wěn)壓器，誤差放大器，版圖設(shè)計(jì)大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） Abstract Simulation Analysis and Layout Design of LDO Chip Based of UTC 0.5um ProcessingAbstractRecently,with the development of the te

4、chnology of IC design and powermanagement,low drop-out linear regulator has become more and more popularIt is widely applied in cellularelectronic products such asplayer, portable computer,communication andtest instruments. Due to the requirement of LDO,The paper main research is error amplifier whi

5、ch is the core of LDO. In thedesign of LDO linear regulator, error amplifier is an important part of the design.The error amplifier performance determines the performance of LDO. The Cadence applications to draw schematics and layout,A complete analysis of its circuit simulation,Verification for lay

6、out,Finally, summarize.This topic circuit system adoptsoperational transconductance amplifier, the input stage is PMOS(P-channel metal oxide semiconductor)differential form: while double output is designed to avoid current mirror which may making narrow bandwidth.The UTC 0.5m CMOS technology is adop

7、ted, when the input voltage is 5V and the Load Capacitance is 4.7F,Ambient temperature -40 C 85 C conditions to HSPICE simulation performed.At the beginning of this article will briefly discusses the background and significance of the research, And analyze the current situation and development trend

8、 of low voltage dropout linear regulator. Second, the use of HSPICE circuit simulation tool for some, the last in Cadence environment, the use of technology for the design and verification UTC0.5m territory.Key words:LDO Dropout Linear Regulator, Error Amplifier, Layout design 大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文） 目錄目 錄

9、 TOC o 1-3 u 摘 要 PAGEREF _Toc387835765 h IAbstract PAGEREF _Toc387835766 h II第1章緒 論 PAGEREF _Toc387835767 h 11.1 課題研究意義 PAGEREF _Toc387835768 h 11.2 國(guó)內(nèi)外現(xiàn)狀 PAGEREF _Toc387835769 h 11.3 LDO線性穩(wěn)壓器發(fā)展的趨勢(shì) PAGEREF _Toc387835770 h 21.4 論文研究主要內(nèi)容 PAGEREF _Toc387835771 h 2第2章關(guān)鍵技術(shù)介紹 PAGEREF _Toc387835772 h 32.1

10、關(guān)鍵性開(kāi)發(fā)技術(shù)的介紹 PAGEREF _Toc387835773 h 32.2 關(guān)鍵技術(shù)概述 PAGEREF _Toc387835776 h 4第3章電路系統(tǒng)分析 PAGEREF _Toc387835779 h 73.1 LDO線性穩(wěn)壓器工作原理 PAGEREF _Toc387835780 h 73.2 誤差放大器的指標(biāo) PAGEREF _Toc387835783 h 83.3 誤差放大器的模擬仿真 PAGEREF _Toc387835789 h 10第4章誤差放大器的版圖設(shè)計(jì) PAGEREF _Toc387835790 h 124.1 整體版圖設(shè)計(jì) PAGEREF _Toc387835791

11、 h 124.2 電阻的版圖設(shè)計(jì) PAGEREF _Toc387835792 h 134.3 電容的版圖設(shè)計(jì) PAGEREF _Toc387835793 h 154.4 MOS晶體管的版圖設(shè)計(jì) PAGEREF _Toc387835794 h 174.5 誤差放大器的版圖設(shè)計(jì) PAGEREF _Toc387835795 h 18第5章版圖仿真驗(yàn)證 PAGEREF _Toc387835796 h 205.1 DRC驗(yàn)證 PAGEREF _Toc387835797 h 205.2 LVS驗(yàn)證 PAGEREF _Toc387835798 h 20第6章結(jié) 論 PAGEREF _Toc387835799

12、 h 22參考文獻(xiàn) PAGEREF _Toc387835800 h 23致 謝 PAGEREF _Toc387835801 h 24大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）- 第1章緒 論集成穩(wěn)壓器（線性電壓穩(wěn)壓器）常用與電源管理芯片。其產(chǎn)品主要包括線性電壓穩(wěn)壓器和開(kāi)關(guān)穩(wěn)壓器等。而目前在所有這些電源IC管理芯片中，穩(wěn)壓器的需求量最大，LDO穩(wěn)壓器是使用最多產(chǎn)品。在LDO的設(shè)計(jì)中誤差放大器是一個(gè)重要的環(huán)節(jié)，誤差放大的性能決定了整個(gè)LDO穩(wěn)壓器降壓的性能1。集成電路版圖設(shè)計(jì)師連接集成電路設(shè)計(jì)和集成電路工藝的橋梁，它在集成電路發(fā)展過(guò)程中起著重要的作用。隨著特征尺寸的不斷減小，使得版圖設(shè)計(jì)中需要考慮的問(wèn)題越來(lái)

13、越多，對(duì)版圖設(shè)計(jì)人員的要求也隨之不斷提高，故而版圖設(shè)計(jì)的難度也不斷的增加，本文中將對(duì)LDO中誤差放大器進(jìn)行版圖的設(shè)計(jì)。1.1 課題研究意義近年來(lái)，隨著SOC技術(shù)的發(fā)展，越來(lái)越多的功能被集成到了芯片內(nèi)部。芯片量的不斷增加，也加大了芯片自身的功耗2。每個(gè)功能模塊基本都需要專(zhuān)門(mén)的穩(wěn)壓器供電，LDO因其成本低、噪聲低、靜態(tài)電流少的特點(diǎn)，故其被廣泛的應(yīng)用。LDO是由有極低導(dǎo)通電阻的調(diào)整元件、反饋電阻、過(guò)流保護(hù)、過(guò)熱保護(hù)、精密基準(zhǔn)源、差分放大器等電路在一個(gè)芯片上集成而成的，其中誤差放大器是LDO穩(wěn)壓器的重要組成部分，其穩(wěn)定性與整個(gè)LDO穩(wěn)壓器系統(tǒng)的穩(wěn)定性能密切相關(guān)，因此研究誤差放大器是非常必要的。版圖設(shè)計(jì)

14、是集成電路產(chǎn)品設(shè)計(jì)中重要的環(huán)節(jié)之一。集成電路版圖設(shè)計(jì)師的主要工作為通過(guò)EDA設(shè)計(jì)工具，對(duì)已經(jīng)經(jīng)過(guò)集成電路前端設(shè)計(jì)的電路進(jìn)行后端的版圖設(shè)計(jì)和驗(yàn)證，最終產(chǎn)生供給集成電路制造使用的GDSII數(shù)據(jù)。版圖設(shè)計(jì)工程師就是依據(jù)產(chǎn)品功能進(jìn)行的前段設(shè)計(jì)所得電路或文件要求，按照所給的工藝設(shè)計(jì)規(guī)則，設(shè)計(jì)產(chǎn)品對(duì)應(yīng)的版圖；對(duì)產(chǎn)品版圖進(jìn)行必要的規(guī)則檢查，及電路與版圖之間的匹配度價(jià)差，完成用于生產(chǎn)加工的產(chǎn)品最終設(shè)計(jì)，因此版圖設(shè)計(jì)在集成電路中是重要的環(huán)節(jié)。1.2 國(guó)內(nèi)外現(xiàn)狀目前，國(guó)內(nèi)LDO穩(wěn)壓器與國(guó)外比，存在較大的差距，主要表現(xiàn)在設(shè)計(jì)和制造水平，產(chǎn)品性能以及產(chǎn)品的應(yīng)用水平等幾個(gè)方面。先進(jìn)的生產(chǎn)工藝技術(shù)可以賦予產(chǎn)品所需的優(yōu)良性

15、能，而優(yōu)良的性能又使得具有先進(jìn)工藝技術(shù)的國(guó)外廠家所生產(chǎn)的LDO產(chǎn)品應(yīng)用范圍十分廣泛。例如，在便攜式的電子產(chǎn)品領(lǐng)域，如筆記本電腦、播放器、移動(dòng)通訊裝置、視頻或音頻產(chǎn)品、照相機(jī)、測(cè)試儀器等領(lǐng)域LDO被廣泛的使用；國(guó)外生產(chǎn)的LDO產(chǎn)品的種類(lèi)十分的廣泛，各種產(chǎn)品因其性能的不同從而適合在不同的領(lǐng)域使用。僅在TI公司中，目前LDO穩(wěn)壓器一種產(chǎn)品的種類(lèi)就超過(guò)289種。然而國(guó)內(nèi)開(kāi)發(fā)的LDO穩(wěn)壓器仍處于起步的階段。隨著微電子技術(shù)的突飛猛進(jìn)，新技術(shù)、新工藝、新材料不斷涌現(xiàn)，設(shè)計(jì)方法、設(shè)計(jì)手段、設(shè)計(jì)理念不斷更新，版圖設(shè)計(jì)已從單純的圖形設(shè)計(jì)發(fā)展為需要綜合考慮各方面因素的、復(fù)雜的設(shè)計(jì)問(wèn)題。一個(gè)優(yōu)秀的版圖設(shè)計(jì)工程師不僅需

16、要了解版圖設(shè)計(jì)的技術(shù)、技巧，還應(yīng)該對(duì)相關(guān)的電路系統(tǒng)問(wèn)題、工藝問(wèn)題以及一些重要的物理效應(yīng)有深刻的理解。但是，集成電路版圖設(shè)計(jì)也確實(shí)是令設(shè)計(jì)者們感到困惑的一個(gè)環(huán)節(jié)，我們常常感到版圖設(shè)計(jì)似乎沒(méi)有什么“規(guī)矩”，設(shè)計(jì)的經(jīng)驗(yàn)性往往掩蓋了設(shè)計(jì)的科學(xué)性。即使是有多年版圖設(shè)計(jì)經(jīng)驗(yàn)的人有時(shí)也“說(shuō)不清”為什么要這樣或那樣設(shè)計(jì)。1.3 LDO線性穩(wěn)壓器發(fā)展的趨勢(shì)電源的使用壽命與使用效率最大化，對(duì)于日常生活中最常用的便攜式電子產(chǎn)品而言，來(lái)自電源中最重要的問(wèn)題不外乎盡是盡可能地延長(zhǎng)電池的供電時(shí)間，提高電池自身的使用效率，在未來(lái)的幾年里，LDO穩(wěn)壓器的發(fā)展將會(huì)圍繞節(jié)能降耗展開(kāi)。體積與成本的最小化：便攜式產(chǎn)品體積不斷縮小，成

17、本也不斷降低，保證其性能不變的前提下，體積盡可能的小，成本盡可能低的產(chǎn)品更好。如何使LDO得封裝尺寸變的更小、封裝厚度變的更薄也是其重要的發(fā)展方向3。提供多樣化的電壓：現(xiàn)在的便攜式電子產(chǎn)品基本都會(huì)把視頻、音頻、文件存儲(chǔ)等功能集為一體，不同的功能需要提供不同的供電電壓，并且要求有穩(wěn)定的供電電壓、干凈、可靠、高效率，這些都需要LDO提供多樣化的輸出電壓，并有效的對(duì)電壓進(jìn)行管理。1.4 論文研究主要內(nèi)容為了得到0.5mCMOS工藝下誤差放大器的電路仿真和版圖設(shè)計(jì)，本文首先分析所要研究的誤差放大器的基本原理，在對(duì)其部分電路進(jìn)行完整分析，然后借助Cadence下的Virtuoso軟件對(duì)電路圖及版圖進(jìn)行繪

18、制并進(jìn)行對(duì)應(yīng)的電路仿真。本文主要內(nèi)容如下：（1）介紹所需LDO中誤差放大器的發(fā)展現(xiàn)狀以及本課題研究目的意義；（2）分析其電路的基本原理，并對(duì)其優(yōu)缺點(diǎn)進(jìn)行比較；（3）用Cadence軟件下的Composer-Schematic工具繪制該誤差放大器的電路圖，及對(duì)其電路進(jìn)行仿真，并運(yùn)用Virtuoso工具繪制所需的版圖；（4）對(duì)所描繪的0.5m規(guī)則下的版圖進(jìn)行驗(yàn)證。大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第2章關(guān)鍵技術(shù)介紹本章會(huì)介紹本課題研究所應(yīng)用的軟件平臺(tái)，電路圖繪制工具Composer-Schematic和版圖繪制工具Virtuoso，電路仿真軟件HSPICE，版圖驗(yàn)證軟件Calibre，及版圖繪制過(guò)程

19、中應(yīng)用到的版圖層次和相關(guān)設(shè)計(jì)規(guī)則。2.1 關(guān)鍵性開(kāi)發(fā)技術(shù)的介紹2.1.1 軟件平臺(tái)介紹繪制軟件介紹：此次應(yīng)用的為Cadence下的Virtuoso軟件進(jìn)行版圖繪制。它是一個(gè)適用于高級(jí)模擬、混合信號(hào)、射頻和定制數(shù)字設(shè)計(jì)的定制設(shè)計(jì)平臺(tái)，并可以提供深亞微米（45nm）的數(shù)字元件特性驗(yàn)證。應(yīng)用Cadence下的Composer-Schematic工具對(duì)電路圖進(jìn)行繪制。電路仿真軟件介紹：HSPICE是Meta-Software公司推出的電路分析產(chǎn)品，它能提供電路在穩(wěn)態(tài)、瞬態(tài)及頻域狀態(tài)下所進(jìn)行的模擬仿真。版圖驗(yàn)證軟件介紹：Calibre是一個(gè)已經(jīng)被眾多設(shè)計(jì)公司、單元庫(kù)和IP開(kāi)發(fā)商、晶圓代工廠采用為深亞微米

20、集成電路的物理驗(yàn)證工具。平臺(tái)為：在Windows 7下安裝VMware虛擬機(jī)，利用Red Hat Enterprise Linux 3系統(tǒng)作為Cadence軟件的應(yīng)用平臺(tái)；Windows 7作為HSPICE軟件的應(yīng)用平臺(tái)。2.1.2 軟件介紹Cadence是CADENCE公司生產(chǎn)的集成電路設(shè)計(jì)產(chǎn)品的總稱(chēng)，是具有強(qiáng)大功能的大規(guī)模集成電路設(shè)計(jì)輔助設(shè)計(jì)系統(tǒng)。作為流行的EDA設(shè)計(jì)工具，Cadence可以完成各種電子設(shè)計(jì)，包括ASIC設(shè)計(jì)，F(xiàn)PGA設(shè)計(jì)和PCB設(shè)計(jì)。它是全球最大的電子設(shè)計(jì)技術(shù)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商之一。Cadence版圖設(shè)計(jì)工具Virtuoso Edition是一個(gè)包含電路設(shè)計(jì)、

21、仿真驗(yàn)證、版圖繪制、數(shù)據(jù)導(dǎo)入和導(dǎo)出等多種設(shè)計(jì)工具組成的綜合性設(shè)計(jì)平臺(tái)。Virtuoso是一個(gè)適用于高級(jí)模擬、混合信號(hào)、射頻和定制數(shù)字設(shè)計(jì)的定制設(shè)計(jì)平臺(tái)，并可以提供深亞微米（45nm）的數(shù)字元件特性驗(yàn)證。其主用功能為：繪制版圖；模擬電路的仿真分析。HSPICE是美國(guó)Meta-Software公司推出的電子線路分析軟件，能提供電路的穩(wěn)態(tài)分析、瞬態(tài)分析和頻域狀分析等模擬仿真，并且可以與主要的EDA設(shè)計(jì)工具，例如Cadence等兼容，還可以提供許多重要的針對(duì)集成電路性能的電路仿真和設(shè)計(jì)結(jié)果。采用HSPICE可從直流到大于100GHZ的微波范圍內(nèi)對(duì)電路作精確的仿真分析及優(yōu)化。Calibre具有先進(jìn)的分層

22、次處理功能，是唯一能在提高驗(yàn)證速率的同時(shí)，可優(yōu)化重復(fù)設(shè)計(jì)層次化的深亞微米集成電路物理驗(yàn)證工具。利用它可以對(duì)版圖進(jìn)行規(guī)則和器件連接的驗(yàn)證2。應(yīng)用這些軟件可以順利的完成本次的課題研究，并且對(duì)自身的能力也是一個(gè)很好的提升，而且應(yīng)用這些軟件進(jìn)行本次的研究也非常符合當(dāng)下的科技潮流和課題研究目的。2.2 關(guān)鍵技術(shù)概述本課題中的電路圖和版圖繪制采用到的工藝庫(kù)為Cadence下的analogLib，遵守UTC0.5mCMOS工藝下的設(shè)計(jì)規(guī)則。2.2.1 應(yīng)用到的版圖層次以下為L(zhǎng)DO版圖繪制過(guò)程中應(yīng)用到的各個(gè)版圖層次，如圖2.1所示。 a b c d e f g h i j k l圖2.1應(yīng)用到的版圖各個(gè)層次其

23、中a代表N-well即N阱；b代表P-well 即P阱；c代表AC（active）即有源區(qū)；d代表PF即P摻雜；e代表NF即N摻雜；f代表PLOY1即多晶硅1；g代表POLY；h代表SP即P摻雜；i代表M2即金屬2；J代表CT（contact）即接觸孔；k代表M1 即金屬1；l代表M2即金屬2。2.2.2 應(yīng)用到的設(shè)計(jì)規(guī)則版圖設(shè)計(jì)規(guī)則可以認(rèn)為是對(duì)光刻掩膜版制備的要求。一般來(lái)講，設(shè)計(jì)規(guī)則反映了成品率和性能之間可以的最好折衷。如果規(guī)則越保守的話，能夠運(yùn)行的電路就會(huì)越多（即成品率越高）；然而，規(guī)則越有進(jìn)取性，則電路性能的改進(jìn)性也會(huì)越大，但是這種改進(jìn)是以犧牲成品率為代價(jià)的。本課題的版圖設(shè)計(jì)是根據(jù)UTC

24、的0.5m工藝?yán)L制的。（1）N-Well（N阱）的應(yīng)用設(shè)計(jì)規(guī)則：一個(gè)N阱的最小寬度2.5m；一個(gè)N阱包含的一個(gè)與大多數(shù)無(wú)關(guān)聯(lián)的N阱區(qū)域的最小尺寸為4.0m；一個(gè)N到電阻的最小距離為4.0m；N阱到N阱的最小間距為1.4m；N阱包含的P注入有源區(qū)與N阱的最小間距為0.8m；N阱包含的N注入有源區(qū)與N阱的最小間距為2.1m；N阱外面的P注入有緣區(qū)與N阱的最小間距為0.8m；N阱外面的P注入有緣區(qū)與N阱的最小間距為0.4m。（2）AA-Active area（有源區(qū)）的應(yīng)用設(shè)計(jì)規(guī)則：用于互連的有源區(qū)的最小寬度為0.5m；用于NMOS定義的有緣區(qū)的最小寬度為0.5m；用于PMOS定義的有緣區(qū)的最小寬度

25、為0.5m；阱注入的有緣區(qū)間的最小間距為0.8m；P注入有緣區(qū)間的最小間距為0.8m；N阱外的P注入有緣區(qū)間到N注入有源區(qū)在N-well的最小距離為1.0m；N阱內(nèi)的N注入有緣區(qū)與P注入有源區(qū)的最小間距為0.6m。（3）Gate1（多晶硅）的應(yīng)用設(shè)計(jì)規(guī)則：多晶硅柵1的最小寬度0.5m；在有源區(qū)上未接觸的兩個(gè)多晶硅1的最小間距為0.55m；在場(chǎng)氧區(qū)域上的兩個(gè)多晶硅1的最小間距為0.25m；有源區(qū)和多晶硅柵1相交的最小間距為0.32m；多晶硅柵1與有源區(qū)的最小間距為0.10m；NMOS的多晶硅柵1到NMOS多晶硅柵的最小間距2.0m；PMOS的多晶硅柵1到PMOS多晶硅柵的最小間距2.0m；多晶硅

26、柵1到有源區(qū)的最小間距為0.1m。（4）Gate2（多晶硅）的應(yīng)用設(shè)計(jì)規(guī)則：多晶硅柵2的最小寬度0.8m；用于電阻的多晶硅柵2的最小寬度為1.0m；用于電容的多晶硅柵2最小寬度為多晶硅柵2到有源區(qū)的最小間距為0.5m；多晶硅柵2到多晶硅柵1的最小間距為1.0m。（5）SN-S/D implantation（源漏的N注入）的應(yīng)用設(shè)計(jì)規(guī)則：N注入?yún)^(qū)域的最小寬度為0.8m；兩個(gè)N注入?yún)^(qū)域的的最小間距為0.5m；N注入?yún)^(qū)域與有源區(qū)重疊的最小間距為0.5m；N注入有源區(qū)與N注入?yún)^(qū)的最小間距為0.5m。（6）SP-S/D implantation（源漏的P注入）的應(yīng)用設(shè)計(jì)規(guī)則：P注入?yún)^(qū)域的最小寬度為0.8

27、m；兩個(gè)P注入?yún)^(qū)域的的最小間距為0.5m；注入?yún)^(qū)域內(nèi)的P溝道的多晶硅柵與注入?yún)^(qū)邊緣的最小間距為0.5m；P注入?yún)^(qū)域與有源區(qū)重疊的最小間距為0.23m；P注入有源區(qū)與P注入?yún)^(qū)的最小間距為0.5m。（7）CT-contact（接觸孔）的應(yīng)用設(shè)計(jì)規(guī)則：接觸孔的最小或最小尺寸為0.5m；兩個(gè)接觸孔距離超過(guò)為0.5m；柵孔與有源區(qū)的距離必須超過(guò)為0.3m；柵邊緣與接觸孔的最小間距為0.16m；P有源區(qū)超過(guò)接觸孔0.3m；N有源區(qū)超過(guò)接觸孔的最小間距為0.15m；多晶硅1上的接觸孔到多晶硅1的距離超過(guò)為0.3m；多晶硅1上的接觸孔到多晶硅1的距離超過(guò)為0.3m。（8）M1-Metal1（金屬1）的應(yīng)用設(shè)計(jì)

28、規(guī)則：金屬1的寬度不小于0.6m；金屬1到金屬1的最小間距為0.6m；金屬1覆蓋接觸孔后，與接觸孔邊緣最小間距為0.3m；金屬1區(qū)域的最小值為0.6m。（9）Via1（通孔1）的應(yīng)用設(shè)計(jì)規(guī)則：通孔1的最小或最大尺寸為0.55m；兩個(gè)通孔1的最小間距為0.6m；金屬1覆蓋通孔1后，與通孔1的最小間距為0.3m。第3章電路系統(tǒng)分析3.1 LDO線性穩(wěn)壓器工作原理3.1.1 誤差放大電路工作原理LDO線性穩(wěn)壓器除了包括調(diào)整管、電壓基準(zhǔn)和誤差放大器、反饋采樣電阻以及啟動(dòng)電路與偏執(zhí)電路外，為了實(shí)現(xiàn)使能控制和過(guò)溫限流保護(hù)功能，還可添加使能電路和過(guò)溫保護(hù)電路與限流保護(hù)電路4。因此系統(tǒng)的功能模塊及結(jié)構(gòu)關(guān)系如圖

29、3.1所示。圖3.1 LDO系統(tǒng)功能模塊系統(tǒng)正常工作時(shí)的工作原理為：系統(tǒng)加電，如果使能腳位變?yōu)楦唠娢粫r(shí)，電路便開(kāi)啟，使得偏執(zhí)信號(hào)產(chǎn)生一個(gè)啟動(dòng)信號(hào)傳輸給基準(zhǔn)電路來(lái)產(chǎn)生偏置，使得基準(zhǔn)源的電壓快速被建立，并產(chǎn)生偏置電流為整個(gè)電路提供偏置電流，輸出便會(huì)隨著輸入的增大而不斷增大，當(dāng)輸出值與系統(tǒng)所規(guī)定的值馬上相等時(shí)，經(jīng)采樣電阻采樣所得的反饋電壓值也將接近于基準(zhǔn)電路提供的電壓值，此時(shí)的誤差放大器對(duì)輸出的反饋電壓和基準(zhǔn)電壓之間的誤差小信號(hào)進(jìn)行放大，再經(jīng)由調(diào)整管進(jìn)行放大后輸出，從而形成系統(tǒng)所需的負(fù)反饋，使得輸出的電壓穩(wěn)定在系統(tǒng)規(guī)定值上；同理如果輸入電壓變化或輸出電流產(chǎn)生變化，這個(gè)閉合回路將會(huì)使得輸出的電壓保持穩(wěn)

30、定5。如果使能腳依舊處于低電平，則啟動(dòng)電路不啟動(dòng)，基準(zhǔn)和電流源偏執(zhí)將無(wú)法建立，電路將進(jìn)入關(guān)閉狀態(tài)。3.1.2 誤差放大電路圖設(shè)計(jì)誤差放大器是用與比較輸出反饋取樣所得信號(hào)與基準(zhǔn)電壓，并將差值信號(hào)經(jīng)過(guò)放大后，輸出后進(jìn)入調(diào)整管的柵極，來(lái)控制調(diào)整管的工作狀態(tài)，使得輸出電壓保持不變。它在LDO穩(wěn)壓器中與調(diào)整管一起被看作為跨導(dǎo)放大器，它的跨導(dǎo)將會(huì)直接影響到穩(wěn)壓管的電壓調(diào)整率與負(fù)載調(diào)整率的特性。降低電壓調(diào)整率和負(fù)載調(diào)整率需增大跨導(dǎo)，而這將會(huì)增大到電路中的偏執(zhí)電流，但是還必須要滿足低靜態(tài)電流的要求；LDO穩(wěn)壓器的輸出阻抗較高，受到負(fù)載的影響也較大，易使系統(tǒng)發(fā)生不穩(wěn)定6。通常利用輸出電容的等效串聯(lián)阻抗進(jìn)行頻率補(bǔ)

31、償改善其穩(wěn)定性。圖3.2為本文所設(shè)計(jì)的誤差放大器的電路圖。圖3.2 誤差放大器的電路圖誤差放大器分為4個(gè)部分：（1）P型MOS管12個(gè)，分別為：PM1,，PM2，PM3，PM4，PM5，PM6，PM7，PM8，PM9，PM10，PM11，PM12；（2）N型MOS管11個(gè)，分別為：，NM1，NM2，NM3，NM4，NM5，NM6，NM7，NM8，NM9，NM10, NM11；（3）電阻9個(gè)，分別為：R1，R2，R3，R4，R5，R6，R7，R8，R9；（4）電容1個(gè)，分別為：C1。3.2 誤差放大器的指標(biāo)誤差放大器的增益、帶寬、失調(diào)、驅(qū)動(dòng)能力、工作電壓范圍等指標(biāo)直接影響LDO電壓變換器的性能，

32、如輸出電壓精度、負(fù)載調(diào)整能力、線性調(diào)整能力、瞬態(tài)特性等，要求誤差放大器的高增益、失調(diào)小、功耗低7。3.2.1 增益開(kāi)環(huán)電壓增益即開(kāi)環(huán)差模電壓增益，是指誤差放大器正常工作，接入規(guī)定負(fù)載，無(wú)反饋情況下，輸出電壓的增量變化與差分輸入電壓增量變化之比，它是在極低頻率下測(cè)量到的。一般反饋電路中的總電壓增益寫(xiě)為AV如式3-1所示。 （3-1）3.2.2 帶寬對(duì)應(yīng)于開(kāi)環(huán)電壓增益AV的頻率響應(yīng)曲線上其增益下降到AV=1時(shí)的頻率，即為0dB時(shí)的信號(hào)頻率。3.2.3 失調(diào)在理想情況下，當(dāng)運(yùn)放的兩個(gè)輸入端輸入的電壓相同時(shí)，輸出電壓就為零。實(shí)際上，必須在兩個(gè)輸入端輸入一個(gè)小的差分電壓才能使輸出端電壓為0V。我們將這個(gè)

33、微小的電壓稱(chēng)作失調(diào)電壓，記作Vos。在直流放大器應(yīng)用中，失調(diào)電壓及其隨溫度的漂移代表的是能被精確檢測(cè)和放大的直流電壓值的下限，Vos隨溫度變化關(guān)系稱(chēng)失調(diào)漂移。失調(diào)漂移有隨Vos增加而增加的趨勢(shì)，當(dāng)失調(diào)被調(diào)零電路調(diào)至零時(shí)，失調(diào)漂移不一定趨于零。3.2.4 功耗由于越來(lái)越多的運(yùn)算放大器電路應(yīng)用于便攜式設(shè)備以及電池供電的系統(tǒng)中，電路的功耗就變得非常重要8。例如現(xiàn)在的筆記本電腦，由于發(fā)熱以及工作時(shí)間有限等問(wèn)題，對(duì)電腦性能有一定的影響。所以要減小功耗以使電池的壽命更長(zhǎng)，而且也能使得芯片在一個(gè)適當(dāng)?shù)臏囟认鹿ぷ鳌?.2.5 電源抑制比誤差放大器電源線上的噪聲也會(huì)對(duì)輸出信號(hào)造成影響，因此必須適當(dāng)?shù)匾种圃肼暋６?/p>

34、電源抑制比（PSRR，Power Supply Rejection Ratio）如式（3-2）所示就是測(cè)量運(yùn)算放大器抑制這種噪聲能力的量9。一般定義它為：從輸入到輸出的增益除以從電源到輸出的增益。因?yàn)楝F(xiàn)在的運(yùn)算放大器經(jīng)常在數(shù)?；旌闲盘?hào)系統(tǒng)中使用，系統(tǒng)中數(shù)字電路電源線上的噪聲會(huì)對(duì)運(yùn)放產(chǎn)生干擾，誤差放大器的這項(xiàng)指標(biāo)相當(dāng)重要。 （3-2）3.3 誤差放大器的模擬仿真本課題所研究的誤差放大器的網(wǎng)表如下：*.subckt DB1514A_0911_fqx PG Vout VEN FB T0 T1 T2 T3 T4 T5 T6 vddvss*.PININFO PG:O Vout:O EN:I FB:I T

35、0:I T1:I T2:I T3:I T4:I T5:I T6:I R3 net1674 net02075 17*19.5/2*Rpoly2 $r2R1 net01626 net2690 1/3*19.5/2*Rpoly2 $r2R2 net2690 net1674 1/3*19.5/2*Rpoly2 $r2R4 net2723 net2939 6*19.5/2*Rpoly2 $r2R5 net1970 net1554 2*19.5/2*Rpoly2 $r2R6 net1554 net01626 15*19.5/2*Rpoly2 $r2R7 net2723 net2673 10*19.5/2*

36、Rpoly2 $r2R9 gnd net2670 2/2*19.5/2*Rpoly2 $r2R8gnd gnd 5*19.5/2*Rpoly2 $r2MP12 net2943 net03206 net2723 net2943 nvp w=12u l=2u m=8MP11 net2943 T0 net2658 net2943 nvp w=12u l=2u m=8MP10vdd net3287 net1681 vddnvp w=8u l=0.5u m=1MP9 net1878 net1879 net02030 net02030nvp w=1.5u l=0.5u m=1MP8 net02030 ne

37、t1878 net1878 net02030 nvp w=18u l=1u m=2MP7 net2939 net1878 net02030 net02030nvp w=18u l=1u m=2MP6 net1969 net2965 net02030 net02030nvp w=18u l=5u m=1MP5 net1970 net2954 net1969 net02030 nvp w=4.4u l=0.5u m=1MP4 net02030 net2965 net1990 net02030 nvp w=18u l=5u m=1MP3 net1990 net2954 net02075 net020

38、30 nvp w=4u l=0.5u m=1MP2 net1994 net2965 net02030 net02030nvp w=18u l=5u m=12MP1 net1994 net2954 net2943 net02030 nvp w=4.4u l=0.5u m=12MN11 net2723 net1681 gndgndnvn w=1.5u l=0.5u m=1MN10 net2658 net1681 gndgndnvn w=1.5u l=0.5u m=1MN9 net1681 net3287 gndgndnvn w=1.5u l=0.5u m=1MN8 net2670 net2658

39、net2723 gndnvn w=18u l=1u m=4MN7 net2670 net2658 net2658gndnvn w=18u l=1u m=4MN6 net1970 net2906 net2673 gndnvn w=19u l=0.5u m=1MN5 net2690 net2690gndgndnvn w=7u l=1u m=2MN4 net2690 net2698 gndgndnvn w=1.5u l=0.5u m=1MN3 net2939 net2939 net2937 gndnvn w=17.5u l=1u m=2MN2 net2937 net02075 net1878 gnd

40、nvn w=17.5u l=1u m=2MN1 net2937 net2947 gndgndnvn w=7u l=2u m=8C1 net02030 net2954 13*24*cpip $cb*.ends DB1514A_0911_fqx下圖為本課題所研究的誤差放大器的輸出電壓隨時(shí)間變化特性的仿真曲線如圖3.3所示，下圖在溫度25時(shí)，電源電壓5V時(shí)的條件下進(jìn)行仿真。圖3.3 誤差放大器的輸出仿真條件：VDD=5V，TEMP=25，電源電壓信號(hào)在0-50ms內(nèi)變化，在5ms后變?yōu)?V，之后保持穩(wěn)定。仿真結(jié)果：由電路可知，在5ms的時(shí)候電路輸出便達(dá)到穩(wěn)定狀態(tài)，符合將輸出穩(wěn)定的課題要求。第4章誤差

41、放大器的版圖設(shè)計(jì)本章介紹此誤差放大器的部分版圖的設(shè)計(jì)思想和匹配原則。版圖是根據(jù)電路邏輯與電路的功能及性能的要求以及工藝水平來(lái)設(shè)計(jì)光刻用的光刻掩模版，實(shí)現(xiàn)IC設(shè)計(jì)的最終輸出。版圖是由一組相互套合的圖形組成，各層版圖用不同的工藝步驟實(shí)現(xiàn)，每一層版圖圖形用不同的圖案來(lái)表示，版圖與所采用的制備工藝緊密相關(guān)10。版圖設(shè)計(jì)是一個(gè)繁瑣的過(guò)程，實(shí)現(xiàn)電路正確的物理連接，從基本器件（晶體管、電阻、電容等）的繪制到器件間布局布線及的驗(yàn)證，到最后的流片是一個(gè)復(fù)雜的過(guò)程。版圖設(shè)計(jì)更是一門(mén)藝術(shù)。版圖設(shè)計(jì)除了要遵循一定的設(shè)計(jì)規(guī)則，若想繪制良好的版圖，還必須對(duì)電路工作原理有一定的理解，同時(shí)還要有豐富的設(shè)計(jì)經(jīng)驗(yàn)。本電路圖版圖中

42、包含電阻、電容、MOS管。所以下面分別介紹各自的設(shè)計(jì)思想和匹配原則。4.1 整體版圖設(shè)計(jì)版圖整體的設(shè)計(jì)原則是既要充分利用硅片面積，又要在工藝條件允許的范圍內(nèi)盡可能的提高成品率。使得版圖面積（包括壓焊點(diǎn)在內(nèi)）盡可能小而接近方形，從而減少每個(gè)電路在實(shí)際中所占有面積，版圖設(shè)計(jì)所應(yīng)遵循的一般原則為：隔離區(qū)的數(shù)目盡可能少、注意防止各種寄生效應(yīng)、保證元件的對(duì)稱(chēng)性、接地孔盡可能的大一些、金屬互連也要超出接觸孔，在走線較為空的地方也可多覆蓋一些金屬，走線太密集時(shí)，也可只覆蓋一邊，為了減小版圖面積同時(shí)也使得金屬的走線更方便、布局更為合理，各電阻的形狀也可隨版圖靈活變換，小電阻也可使用隱埋電阻，來(lái)減小版圖面積。各

43、器件的電極位置可以平放或立放隨其所處的位置變化，所設(shè)計(jì)的電路要有一定的過(guò)載能力，并且盡可能的不使用易損壞的元器件。集成電路版圖的匹配規(guī)則：（1）元件尺寸：繪制尺寸較小的器件時(shí)如果邊緣發(fā)生不規(guī)則會(huì)使起器件產(chǎn)生偏差，增加器件尺寸則會(huì)增加到兩個(gè)元器件之間的不匹配的可能，如果尺寸太大時(shí)，會(huì)發(fā)生一些寄生效應(yīng)；（2）方向：橫向的工藝設(shè)計(jì)的不同（溫度梯度、掩模對(duì)準(zhǔn)偏差等）會(huì)引起器件的匹配問(wèn)題。當(dāng)元器件與元器件之間挨的很近且方向相同時(shí)，可減小由于橫向工藝誤差所造成的不匹配問(wèn)題，最佳的匹配應(yīng)該是形狀要完全相同、尺寸相同、排列緊簇且方向一致；（3）溫度：芯片上存在的功率耗散元件會(huì)使得元器件之前的相互不匹配，因?yàn)殡?/p>

44、阻較大或尺寸較大的元器件功率的耗散將會(huì)產(chǎn)生芯片上的溫度梯度變化，例如，大功率器件的結(jié)溫一般都會(huì)比其他器件的結(jié)溫略微高出幾度，然而雙極型晶體管的反向飽和電流的變化主要依賴(lài)于變化得溫度。因此，在版圖設(shè)計(jì)時(shí)需要注意匹配器件要和熱源之間等距離，尤其是對(duì)電路中的較為關(guān)鍵的元器件；（4）接觸孔的位置：位置不當(dāng)?shù)慕佑|孔會(huì)使得器件的匹配性變壞，在馬蹄形電阻中，當(dāng)接觸孔的位置因?yàn)楣に嚻疃a(chǎn)生移動(dòng)時(shí)，會(huì)使得電阻的阻值增加，而另一個(gè)電阻的阻值減小，會(huì)讓兩個(gè)電阻之間的匹配性降低，因此在設(shè)計(jì)中需要盡量避免使用這種類(lèi)型的電阻；（5）金屬線：因?yàn)楣獾姆瓷渑c衍射的特性，為了減小工藝制造過(guò)程中的工藝偏差，在關(guān)鍵圖形的四周圖形

45、應(yīng)該大致相當(dāng)，從而避免由于曝光而產(chǎn)生的偏差影響到關(guān)鍵圖形的尺寸。例如，匹配精度要求較高的晶體管中要盡量避免金屬連線時(shí)穿過(guò)有源區(qū)、柵區(qū)，匹配精度要求不高的晶體管連線是可以穿過(guò)的，但還是需要添加陪襯（虛擬）引線，讓具有相同長(zhǎng)度的引線沿這溝道從同樣的位置穿過(guò)匹配器件陣列的每一個(gè)部分。4.2 電阻的版圖設(shè)計(jì)能與CMOS工藝兼容的電阻主要有四種：擴(kuò)散電阻、多晶硅電阻、阱電阻、MOS電阻11。本次課題的設(shè)計(jì)主要采用多晶硅柵電阻。以硅片作為襯底材料，在襯底上淀積一層多晶硅電阻，再在多晶硅層上覆蓋一層氧化層，形成隔離的絕緣層，然后再氧化層上刻蝕出用于連接的接觸孔。一般接觸孔位于多晶硅的兩頭。其電阻的阻值與材料

46、的類(lèi)型、長(zhǎng)度、寬度等有關(guān)。其中為電阻材料的電阻值，L為電阻的長(zhǎng)度，H為電阻的厚度，W為電阻寬度。對(duì)于給定的集成電路工藝，可以認(rèn)為薄膜電阻厚度為常數(shù)，它是我們不能改變的參數(shù)之一。對(duì)于一個(gè)給定的材料，我們能夠改變的只有長(zhǎng)度和寬度11。如式（4-1）所示。 （4-1）體區(qū)電阻的為如式（4-2）所示： （4-2）其中Rb為體區(qū)電阻的電阻值，Lb為體區(qū)電阻的長(zhǎng)度，Wb為體區(qū)電阻的寬度，b為材料的電阻率。由于有接觸電阻的存在，所以R =Rb + 2Rc（Rc為兩個(gè)接觸端的接觸電阻）。通常借出去被認(rèn)為是有固定長(zhǎng)度的。如果接觸區(qū)的寬度增大，接觸電阻將變??；如果接觸區(qū)的寬度減小，接觸電阻將變大?？偨佑|電阻Rco

47、ntact的電阻如式4-3所示。（Rc是由接觸所決定的電阻因子，單位“*um”；Wc為接觸區(qū)寬度）接觸區(qū)的寬度可能并不一定和電阻器的寬度相同，它取決于工藝的設(shè)計(jì)規(guī)則，可能會(huì)要求接觸區(qū)寬度必須小于電阻器寬度。 （4-3）繪制過(guò)程中體積或阻值較大電阻經(jīng)常被做成折疊狀，俗稱(chēng)：“打折”，這種電阻稱(chēng)為曲折電阻或折疊電阻，原則是總長(zhǎng)度不變，這些電阻拐角通常采用矩形，而不是圓形，矩形電阻不僅容易繪制，并且電阻的拐角間距也很容易調(diào)整，本課題中沒(méi)有采用次方法，電阻的結(jié)構(gòu)如圖4.1所示。圖4.1 電阻的結(jié)構(gòu)圖電阻用來(lái)提供明確或可控的電阻值，大部分工藝中提供了多種不同的電阻材料供選擇，有些材料適合制造高阻值電阻，有

48、些材料適合低阻值材料12。不同材料的精度和溫度特性會(huì)有較大的區(qū)別，電路設(shè)計(jì)者和版圖設(shè)計(jì)者通常需要為每個(gè)電阻選擇合適的材料。電阻材料的選擇對(duì)電路的性能產(chǎn)生巨大的影響，因此沒(méi)有經(jīng)過(guò)仔細(xì)考慮后果的情況不易隨便替換電阻材料，全部選用多晶硅柵電阻，版圖為如圖4.2所示。圖4.2 電阻的版圖以下為電阻版圖設(shè)計(jì)的應(yīng)用到的匹配規(guī)則：（1）遵循三個(gè)匹配的原則：電阻應(yīng)該被放置相同的方向、相同的器件類(lèi)型以及相互靠近，這些原則對(duì)于減少工藝誤差對(duì)模擬器件的功能的影響是非常有效的。（2）使用相同的類(lèi)型、相同寬度、長(zhǎng)度電阻以及相同的間距。（3）避免使用短的電阻，因?yàn)槎痰碾娮韪菀资芄に囌`差的影響。（4）使用交叉陣列電阻，如

49、果陣列中有大量的電阻時(shí)，建議把電阻放置成多層的結(jié)構(gòu)，形成二維陣列。（5）匹配的電阻要遠(yuǎn)離大功率器件、開(kāi)關(guān)晶體管以及數(shù)字晶體管，減少耦合的影響。（6）不要在匹配的電阻上使用金屬連線，盡可能避免耦合和噪音的影響。（7）對(duì)于一些阻值小于20歐姆的電阻，使用金屬層來(lái)做電阻，會(huì)得到準(zhǔn)確的阻值。4.3 電容的版圖設(shè)計(jì)在集成電路中，電介質(zhì)的厚度由所采用的制備工藝所限定。因此，單位面積的電容值是一個(gè)常數(shù)C，C由電介質(zhì)的厚度和介電常數(shù)決定，C1為平行板的電容值，C2為邊緣電容的電容值。表面/平面電容Carea：即為平行板電容如式4-4所示13。 （4-4）其中L為平行版的長(zhǎng)度，W為平行版的寬度。研究發(fā)現(xiàn)沿著極板

50、的邊緣隱藏著電容，稱(chēng)為邊緣電容。在遠(yuǎn)離電容器邊緣的區(qū)域，邊緣電容可以忽略。邊緣電容Cperiphery：?jiǎn)挝贿吘夒娙莩?shù)乘以電容器的總周長(zhǎng)如式4-5所示。 （4-5）與電阻一樣，制備得到的實(shí)際電容器尺寸可能會(huì)比設(shè)計(jì)值偏大或者偏小，稱(chēng)之為?？傠娙轂镃total如式4-6所示。 （4-6）電容有好多種，本次課題采用PIP來(lái)制造平板電容。多晶硅1作為電容的下極板，多晶硅2作為電容的上極版。如圖4-3為的電容為PIP電容通常都制作在場(chǎng)氧化層上。但是有些設(shè)計(jì)為了降低電容上極板和襯底的寄生電容，將PIP電容制造在N+擴(kuò)散區(qū)內(nèi)，磷的重?fù)诫s加速和LOCOS并生成厚場(chǎng)氧化層，降低了電容和下極板和襯底之間的寄生電

51、容。圖4.3 電容的結(jié)構(gòu)圖如果將深N+區(qū)連接到低阻節(jié)點(diǎn)，可以保護(hù)電容下極板免受襯底噪聲干擾。當(dāng)工藝不支持深N+或版圖規(guī)則不允許電容位于深N+頂部時(shí)，N阱可以起到類(lèi)似的屏蔽噪聲的作用。本次將電容制造在阱內(nèi)版圖如圖4.4所示。圖4.4 電容的結(jié)構(gòu)圖以下為電容版圖設(shè)計(jì)的應(yīng)用到的匹配規(guī)則：（1）遵循三個(gè)匹配原則：它們應(yīng)該具有相同方向、相同的電容類(lèi)型以及盡可能的靠近。這些規(guī)則能夠有效的減少工藝制造過(guò)程中產(chǎn)生的誤差以確保模擬器件的功能完整。（2）如果需要匹配的電容使用單位電容來(lái)搭建，那么這些單位電容應(yīng)該并聯(lián)，而不是串聯(lián)。（3）如果在版圖中使用正方塊電容，并且它的每個(gè)角都可以被切為45的角。周長(zhǎng)的變化是造成

52、電容相互不匹配的最為主要的不確定因素，周長(zhǎng)與面積之間越小的比值，為了最大的可能的實(shí)現(xiàn)匹配可以在需要相互匹配的電容之間具有相同的單位電容。（4）在需要相互匹配的電容周?chē)乓恍┨摂M的電容，就可以非常有效的減少工藝制造過(guò)程中產(chǎn)生的誤差，需要這些虛擬的電容和匹配的單位電容要有相同的形狀和大小，并具有相同的間距。（5）盡可能的增大所需要匹配的電容的面積，增大電容面積的可以使有效減少不匹配。在常見(jiàn)的CMOS工藝中比較多使用的電容面積大小為20m20m到50m50m。當(dāng)所需的電容面積大于1000m，建議可以把它分成多個(gè)單位電容，經(jīng)過(guò)交叉耦合處理后可以有效的減少梯度對(duì)其的影響以及提高版圖全面匹配14。（6）在

53、矩形陣列中，縱橫比值需要盡可能的減小，為1：l時(shí)為最佳。（7）匹配電容連接時(shí)連接在上極板可得到高阻抗信號(hào)，這樣比接下極板更能夠有效的減少寄生電容的產(chǎn)生。襯底產(chǎn)生的噪音耦合也是非常關(guān)心的，建議可以把整個(gè)電容建在N阱中，最好給這個(gè)阱連接一個(gè)干凈的模擬參考電壓，比如地線。（8）為了避免產(chǎn)生耦合現(xiàn)象對(duì)版圖的影響，可以將需要匹配的電容遠(yuǎn)離大功耗的器件、開(kāi)關(guān)晶體管以及數(shù)字晶體管。（9）為了減少噪音和耦合的影響，在匹配電容上走金屬線是允許的。4.4 MOS晶體管的版圖設(shè)計(jì)在CMOS集成電路設(shè)計(jì)中往往只給出所需MOS管的溝道寬長(zhǎng)比，而具體的溝道長(zhǎng)度，即MOS管源、漏擴(kuò)散區(qū)的間距，則要由版圖設(shè)計(jì)者根據(jù)器件物理特

54、性、工作電壓和具體工藝設(shè)計(jì)規(guī)則來(lái)確定?？s短溝道長(zhǎng)度不僅可以提高跨導(dǎo)，增大飽和源漏電流，同是又因輸入電容減小，可以提高開(kāi)關(guān)速度。從提高集成度和成品率出發(fā)，也要求L要小，但是由MOS器件物理特性知道，L的減小受到漏源穿通電壓的限制，漏源穿通電壓與L的平方成正比，與襯底雜質(zhì)濃度成正比，所以集成電路制造工廠在設(shè)計(jì)規(guī)則中給出了L的最小尺寸，設(shè)計(jì)者必須遵守設(shè)計(jì)規(guī)則中的最小尺寸15。圖4.5 PMOS的剖面圖MOS管的典型物理表示法包括為兩個(gè)矩形，他們代表了為制造這個(gè)MOS管所需的光刻圖形。當(dāng)多晶硅穿過(guò)有源區(qū)時(shí)，就形成了一個(gè)管子。當(dāng)多晶硅穿過(guò)P擴(kuò)散區(qū)時(shí)，形成PMOS。多晶硅和P擴(kuò)散或N擴(kuò)散圖形相交的地方就有

55、可能形成自對(duì)準(zhǔn)的多晶硅晶體管13。MOS剖面圖如圖4.5所示，利用本課題所需的設(shè)計(jì)規(guī)則所設(shè)計(jì)的版圖如圖4.6所示（以PMOS為例）。圖4.6 PMOS的版圖（1）MOS器件的全套規(guī)則如下16：一致性。需要匹配的器件質(zhì)心位置應(yīng)該大約近似一致，理想狀況下，質(zhì)心應(yīng)該是完全重合的；對(duì)稱(chēng)性。器件的陣列應(yīng)該同時(shí)相對(duì)于Y軸和X軸對(duì)稱(chēng)，在理想狀況下，單元自身并不呈對(duì)稱(chēng)性，而是陣中各單元位置相互對(duì)稱(chēng)；分散性。晶體管陣列盡量最大程度上呈分散的，即組成器件的每個(gè)部分要最大程度上均勻地分散在陣列之中；緊湊性。晶體管陣列應(yīng)該最大程度上排列緊湊的，在理想狀況下，整體形狀應(yīng)接近于正方形；方向性。每個(gè)匹配的器件中包含相同數(shù)量

56、的朝向相反的段。通俗來(lái)講，就是匹配器件應(yīng)具有相等的手征值。（2）通過(guò)對(duì)影響MOS晶體管匹配特性和匹配因素的分析，以下為MOS晶體管版圖設(shè)計(jì)應(yīng)用到的匹配規(guī)則如下17：采用相同叉指圖形。晶體管的寬長(zhǎng)比不同時(shí)是很難匹配的，大多數(shù)需要匹配的晶體管要求為要有寬度要相對(duì)的較大，一般來(lái)說(shuō)是要分成幾個(gè)叉指，要求每個(gè)叉指的長(zhǎng)寬都應(yīng)該與其他叉指的長(zhǎng)寬相等；采用大面積有源區(qū)。MOS晶體管溝道長(zhǎng)與寬的乘積即為其有源區(qū)的面積；晶體管方向一致。假如晶體管沒(méi)有并行放置，則其容易受到由傾斜和應(yīng)力使得載流子的遷移率產(chǎn)生變化，這樣的變化會(huì)導(dǎo)致晶體管的跨導(dǎo)值有所浮動(dòng)，這種效應(yīng)如此嚴(yán)重以至于晶體管盡可能平行放置；晶體管應(yīng)該相互靠近。

57、MOS晶體管較易受到溫度梯度、應(yīng)力梯度和氧化層厚度梯度的影響。晶體管應(yīng)該盡可能的相互靠近；需要匹配的晶體管版圖應(yīng)該盡可能緊湊。每個(gè)器件應(yīng)分成幾段以使陣列結(jié)構(gòu)盡可能緊湊。匹配器件應(yīng)全部由具有同樣長(zhǎng)度和寬度的段組成；避免使用極短或者極窄的晶體管。尺寸小于1um的晶體管由于受到邊緣效應(yīng)的影響，導(dǎo)致隨機(jī)失配增大，晶體管應(yīng)避免采用亞微米尺寸。4.5 誤差放大器的版圖設(shè)計(jì)在版圖繪制過(guò)程中用到的技術(shù)如下：（1）接觸孔、通孔個(gè)數(shù)至少為兩個(gè)，目的在于提高連接的可靠性，同時(shí)還有助于減小接觸電阻；（2）金屬走線盡可能短并且寬，目的在于減小寄生電阻；（3）采用金屬線連接多晶硅柵，目的在于盡量的避免天線效應(yīng)；（4）一些

58、需要匹配的MOS晶體管采用了交叉耦合的擺放方式，目的在于使版圖不僅排布緊湊，而且還滿足了方向性的規(guī)則；（5）要求匹配的電阻陣列兩端加入虛擬器件，目的在于避免溝道效應(yīng)及刻蝕等造成的匹配器件的誤差18。整個(gè)誤差放大器的版圖如圖4.7所示：圖4.7 誤差放大器的版圖最終修改完成的本課題版圖面積大致為115m*55m=0.00632mm2。大連東軟信息學(xué)院畢業(yè)設(shè)計(jì)（論文）第5章版圖仿真驗(yàn)證在IC設(shè)計(jì)中，版圖設(shè)計(jì)完成后的下一個(gè)步驟就是進(jìn)行版圖驗(yàn)證，版圖驗(yàn)證是集成電路設(shè)計(jì)中最重要的部分。常規(guī)的驗(yàn)證包括集合規(guī)則檢查（DRC）、版圖與電路一致性檢查（LVS）和電學(xué)規(guī)則檢查（ERC）。其中，DRC檢查的標(biāo)準(zhǔn)是給

59、定的設(shè)計(jì)規(guī)則，對(duì)圖形的最小線寬、最小間距、最小接觸孔尺寸、柵和源漏的最小交疊面積等工藝限制對(duì)所繪制版圖進(jìn)行檢查。它是通過(guò)對(duì)線與線之間的距離計(jì)算從而檢查出違反給定設(shè)計(jì)規(guī)則的錯(cuò)誤。LVS驗(yàn)證一般都在DRC驗(yàn)證之后，當(dāng)LVS驗(yàn)證修改后是需要再次進(jìn)行DRC驗(yàn)證并對(duì)版圖進(jìn)行必要的修改。為了提高芯片的成品率，版圖的驗(yàn)證是非常必要的19。5.1 DRC驗(yàn)證本版圖通過(guò)Cadence的版圖驗(yàn)證工具Dracula進(jìn)行版圖的驗(yàn)證，DRC驗(yàn)證的步驟如下：（1）導(dǎo)出gds文件，在CIW窗口中操作File-Export-Stream Out；（2）設(shè)置路徑，在彈出的窗口中，Library Browser選擇要驗(yàn)證的版圖m

60、ylib5里面的BG，將Output File設(shè)置路徑為/home/user1/AMP.gds；（3）在Linux 系統(tǒng)的user1文件里找到BG.gds文件，將其放到Linux系統(tǒng)和Windows7系統(tǒng)共享的VM文件夾中；（4）利用FileZilla軟件將AMP.gds文件傳送之Calibre工具下的文件夾中；（5）待以上操作運(yùn)完成之后，運(yùn)用Calibre工具將BG.gd版圖文件打開(kāi)，進(jìn)行如下操作tools-Calibre interactive-run DRC-inputs，將自己導(dǎo)入版圖文件選中；（6）rules，另外打開(kāi)一個(gè)Linux窗口，敲入命令echo $TECHNOLOGY_FI