集成電路設(shè)計硬件描述語言

1、集成電路設(shè)計硬件描述語言1第1頁，共11頁，2022年，5月20日，1點37分，星期四第一章 EDA技術(shù)與硬件描述語言一 數(shù)字系統(tǒng)設(shè)計數(shù)字技術(shù)的發(fā)展和集成電路技術(shù)密不可分，數(shù)字系統(tǒng)設(shè)計隨著集成電路技術(shù)的發(fā)展產(chǎn)生了巨大變化2第2頁，共11頁，2022年，5月20日，1點37分，星期四1 傳統(tǒng)硬件設(shè)計方法步驟（1）根據(jù)系統(tǒng)對硬件要求，合理劃分功能模塊（2）對各個功能模塊進行詳細設(shè)計，畫出電路 原理圖（選擇合適器件再進行設(shè)計）（3）各模塊調(diào)試（4）各模塊硬件電路連接起來整體調(diào)試3第3頁，共11頁，2022年，5月20日，1點37分，星期四2 傳統(tǒng)硬件設(shè)計方法缺點設(shè)計中采用布爾方程或門級描述方式，難以

2、有效完成設(shè)計，特別對于大規(guī)模集成電路來說，采用布爾方程或門級描述，需要花費大量人力。模擬調(diào)試通常在硬件電路設(shè)計后期進行，一旦發(fā)現(xiàn)不符合要求，必須重新設(shè)計（可能是全部否定），設(shè)計周期增加。設(shè)計完成后主要文件是電路原理圖，如規(guī)模較大，閱讀修改不便。4第4頁，共11頁，2022年，5月20日，1點37分，星期四二 EDA技術(shù)及其發(fā)展第一代 20世紀70年代 中小規(guī)模 二維平面圖形計算機輔助設(shè)計，解脫復(fù)雜機械的版圖設(shè)計第二代 80年代核心是計算機仿真和自動布局布線，主要應(yīng)用軟件有數(shù)字、模擬電路分析、印刷電路板、現(xiàn)場可編程門陣列布局布線，分為設(shè)計分析生產(chǎn)測試多個軟件包。不能進行系統(tǒng)級仿真與綜合。如在產(chǎn)品

3、開發(fā)后期發(fā)現(xiàn)錯誤，浪費大第三代 90年代以高級語言描述、系統(tǒng)級仿真和綜合為特點。設(shè)計者擺脫了大量輔助性工作，精力集中于“要設(shè)計什么”而不是“如何設(shè)計”，產(chǎn)品研制周期縮短，也促進了集成電路設(shè)計發(fā)展5第5頁，共11頁，2022年，5月20日，1點37分，星期四三 硬件描述語言VHDL歷史 所謂硬件描述語言（HDL）就是該語言可以描述硬件電路的功能，信號連接關(guān)系及定時關(guān)系。 VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,誕生于1982年。1987年底，VHDL被IEEE確認為標準硬件描述語言 。 I

4、EEE公布了VHDL的標準版本，IEEE-1076（簡稱87版) 1993年，IEEE對VHDL進行了修訂，公布了新版本的VHDL，即IEEE標準的1076-1993版本，（簡稱93版）。最新版本 IEEE1076-2002。 6第6頁，共11頁，2022年，5月20日，1點37分，星期四特點 （1）VHDL具有很強的行為描述能力，可以從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng) （2）具有豐富的仿真語句和庫函數(shù)，可以在大型系統(tǒng)設(shè)計的早期，就進行仿真 （3）支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用 （4） 對于VHDL完成的一個確定的設(shè)計，可以利用EDA工具進行邏輯綜合和優(yōu)化， 并自動地把VHDL描述的

5、設(shè)計轉(zhuǎn)變成門級網(wǎng)表(根據(jù)不同的實現(xiàn)芯片) （5）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。 （6）由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易地改變設(shè)計的規(guī)模和結(jié)構(gòu)。 7第7頁，共11頁，2022年，5月20日，1點37分，星期四3 VHDL進行設(shè)計的過程（1）集成電路設(shè)計的層次 行為級 描述輸入輸出響應(yīng)、芯片實現(xiàn)算法 寄存器級（RTL） 基本單元為寄存器、計數(shù)器、多路選擇器、算術(shù) 邏輯單元等。描述基本單元的互連 邏輯門級 基本單元為邏輯門

6、、觸發(fā)器，常用布爾方程、卡諾圖表示 電路級 基本單元為晶體管、電阻、電容等，常用電壓電流的微分 方程描述 版圖級 幾何圖形及工藝規(guī)則8第8頁，共11頁，2022年，5月20日，1點37分，星期四（2）VHDL設(shè)計過程門級網(wǎng)表生成后，在完成最終器件硬件設(shè)計時，可以有兩種選擇。第一種轉(zhuǎn)成ASIC芯片工藝，第二種是用CPLD/FPGA實現(xiàn)9第9頁，共11頁，2022年，5月20日，1點37分，星期四PLD器件（可編程邏輯器件） PLAGAL EPLD CPLD（復(fù)雜可編程門陣列） FPGA（現(xiàn)場可編程門陣列） 主要廠商 Altera Xilinx Lattice ASIC和PLD器件比較 FPGA器件中的新技術(shù)（硬拷貝、軟核cpu）10第10頁，共11頁，2022年，5月20日，1點37分，星期四常用EDA工具軟件 Synopsys（綜合） Synplify（綜合） Precision（綜合） Cadence ModelSim（仿真） 若干CPLD/FP