計(jì)算機(jī)組成原理課件2013第三章存儲(chǔ)系統(tǒng)final

1、中國(guó)地質(zhì)大學(xué)計(jì)算機(jī)學(xué)院主要內(nèi)容3.1系統(tǒng)概述. 主器(SRAM,DRAM)3.3只讀器和閃存3.4 并行器. 高速緩沖器 Cache3.6 虛擬器 (4nd 9.4節(jié))3.7保護(hù) (4nd 9.5節(jié))3.1系統(tǒng)概述3.1.1器分類(lèi). .器分級(jí)(/層)結(jié)構(gòu)3.1.3器的性能指標(biāo)3.1.1器分類(lèi)器是計(jì)算機(jī)系統(tǒng)中的 設(shè)備，用來(lái)存放程序和數(shù)據(jù)。器主要完成兩大功能：1、 （寫(xiě)入write/更新、修改update/增加add/刪除delete) 2、取出（讀read/查看 brower）器三項(xiàng)基本要求：大容量、 速 、低成本器的 介質(zhì)，目前主要采用半導(dǎo)體器件和磁性材料。 器中最小的 就是一個(gè)雙穩(wěn)態(tài)半導(dǎo)體電

2、路或一個(gè)CMOS晶體管或磁性材料的 元，它可 一個(gè)二進(jìn)制代碼。由若干個(gè) 元組成一個(gè) 單元。儲(chǔ)一位二進(jìn)制信息的 元件。單元：主存中最小可編址的 ，是對(duì)主存可操作的最小 。然后再由許多 單元按一定規(guī)則組成一個(gè) 體。3.1.1器分類(lèi)按介質(zhì)分按存取方式分按器的讀寫(xiě)功能分按信息的可保存性分按在計(jì)算機(jī)系統(tǒng)中的作用分按介質(zhì)分半導(dǎo)體器雙極型器 MOS器速度快、功耗低磁器磁芯、磁帶、磁盤(pán)容量大，速度慢、體積大激光器CD-ROM CD-RW CD-RDVD-ROM DVD-RW DVD-R便于攜帶，廉價(jià)，易于保存65432計(jì)算機(jī)組成原理第三章系統(tǒng)按存取方式分隨機(jī)器器中的任意單元都能隨機(jī)存取且存取時(shí)間與物理位置無(wú)關(guān)

3、磁芯、半導(dǎo)體器順序器器磁盤(pán)、磁帶、激光器按讀/寫(xiě)功能分只讀器 (ROM)器內(nèi)容是預(yù)置的，固定的，無(wú)法改寫(xiě)隨機(jī)讀寫(xiě)器RAM既能讀出也能寫(xiě)入的器按信息的可保存性分易失性器 /非的器斷電后信息SRAMDRAM非易失性器/性器斷電后仍能保存信息磁器、激光器按在計(jì)算機(jī)系統(tǒng)中的作用分主器輔助器高速緩沖器 Cache控制器系統(tǒng)分級(jí)結(jié)構(gòu)為了解決對(duì)器要求容量大，速度快，成本低三者之間的，目前通常采用多級(jí)器體系結(jié)構(gòu)，即使用高速緩沖器、主器和外器。高速存取指令和數(shù)容量存的存容CPU能夠直接的器稱(chēng)為內(nèi)器。CPU不能直接的稱(chēng)為外器，外存用來(lái)存放系統(tǒng)程序和大型數(shù)據(jù)文件 系統(tǒng)主要技術(shù)/(性能)指標(biāo)容量在一個(gè)器中可以容納的單

4、元總數(shù)。體現(xiàn)空間的大?。鹤?jǐn)?shù)，字節(jié)數(shù)時(shí)間從器接受到讀/寫(xiě)命令到從器中讀出或?qū)懭胄畔⑺?jīng)歷的時(shí)間,或稱(chēng)時(shí)間周期連續(xù)兩次器所需要的最小時(shí)間間隔器帶寬時(shí)間內(nèi)器存取的信息量：Byte/s及數(shù)據(jù)庫(kù)，容量大，位成本低。據(jù)，存取速度快，CPU寄存器容量放計(jì)算機(jī)運(yùn)行期間Cache(SRA大量程序和數(shù)據(jù)，內(nèi)存取速度較快，主存(DRAM)量不大磁盤(pán)121110987主要內(nèi)容3.1系統(tǒng)概述. 主器(SRAM,DRAM)3.3只讀器和閃存3.4 并行器. 高速緩沖器 Cache3.6 虛擬器 (4nd 9.4節(jié))3.7保護(hù) (4nd 9.5節(jié))3.2 主器主存（ 器）是半導(dǎo)體 器。具有存取速度快，可靠性高，斷電后不能

5、保存信息等特點(diǎn)由半導(dǎo)體MOS器單元：字單元，字節(jié)單元按地址進(jìn)行字地址，字節(jié)地址屬于隨機(jī)器主存空間包含讀/寫(xiě)空間和只讀空間3.2 主器根據(jù)信息的機(jī)理不同可以分為兩類(lèi)：靜態(tài)讀寫(xiě)器(SRAM)：存取速度快，存儲(chǔ)體積?。粍?dòng)態(tài)讀寫(xiě)器(DRAM)：DRAM大。SRAM（CPU緩存）DRAM 內(nèi)存條二者為什么存在性能、容量、價(jià)格差異?六管SRAM器它是由兩個(gè)MOS反相器交叉耦合而成的觸發(fā)器,一個(gè)儲(chǔ)一位二進(jìn)制代碼。這種電路有兩個(gè)穩(wěn)定的狀態(tài)，并且 A，B兩點(diǎn)的電位總是互為相反的，因此它能表示一位二進(jìn)制的1和0。X地址譯碼線VDD(5V)T3T4 工作管T1 T2T5 AB T6數(shù)據(jù)T1T2 負(fù)載管T3 T4V

6、(0V) 補(bǔ)充電荷ss控制管T5 T6T7 T8T7T8 開(kāi)關(guān)作用I/OY地址譯碼線MOS管(場(chǎng)效應(yīng)管)的特性Ucc一般場(chǎng)效應(yīng)管外特性C i b BicRbE截止?fàn)顟B(tài)導(dǎo)通狀態(tài)MOS管等效開(kāi)關(guān)電路UccUccCCi bBi bBiVDD(5V)cRbERbE截止?fàn)顟B(tài)導(dǎo)通狀態(tài)控制端B說(shuō)明輸入端C輸出端E低電位MOS管不導(dǎo)通高電位保持原先狀態(tài)低電位MOS管不導(dǎo)通低電位保持原先狀態(tài)高電位MOS管導(dǎo)通高電位高電位高電位MOS管導(dǎo)通低電位低電位181716151413六管SRAM器兩種狀態(tài)六管SRAM器讀操作X地址譯碼線VDD(5V)X地址譯碼線VDD(5V)X地址譯碼線VDD(5V)T3T4T5 AB

7、T6TT34TX地址選通T5、T6管導(dǎo)通A點(diǎn)與位線相連Y地址選通T7、T8管導(dǎo)通A點(diǎn)電位輸出到I/O端I/OYI/OI/OY地址譯碼線六管SRAM器寫(xiě)操作位體封裝X地址譯碼線VDD(5V)X地址譯碼線SRAM原理XX為行選擇線六個(gè)MOS管位DD為數(shù)據(jù)輸出口MOS管導(dǎo)通截止缺點(diǎn)位體的行選擇線MOS管過(guò)多選中方能讀出或者寫(xiě)入數(shù)據(jù)Y地址譯碼線功耗太大I/OI/OY地址譯碼線矩陣矩陣64x64X0X0XXD 位體 DD 位體 D0,10,00,63X1X1XX1,01,1矩陣646440961,63DDDDX2XXX63D 位體 DD 位體 D63,6363,063,1X3XXDDDDY0Y1Y63體

8、均給行緩沖提供數(shù)據(jù)給出行選，一行上所有Y0Y1MOS管截止?fàn)顟B(tài)仍然存在電流為避免數(shù)據(jù)丟失，此處由負(fù)載管補(bǔ)充電荷01行緩沖（64bits）63I/O電路I/O電路I/O電路位體位體位體位體2423T3T4T5D TAB T6T1T2Vss(0V)D7T82221截止?fàn)顟B(tài) 低電位導(dǎo)通裝態(tài)高電位T3T4T5 AB T6Vss(0V)DDT7T8T1T22019基本的靜態(tài)元陣列基本的靜態(tài)元陣列位元三組信號(hào)線地址線數(shù)據(jù)線行線列線控制線4k*4位體D0D1D2D3X0 X1X63Y0Y63 Y0Y63Y0Y63 Y0Y634k*4位體X0 X16X63Y0Y63地址譯單譯碼方式N位地址輸入N位地址，尋址2

9、n個(gè)單元，2n根譯碼線雙譯碼方式X地址譯N位地址，碼尋址2n個(gè)單元2*2n/2根譯碼線Y 地 址 譯 碼 64*6464*6464*6464*64Byte 0Byte 1Byte 2Byte 2n-1N路譯碼電路nnn3n2n12n2322211n1312113029A2A1A0Y7Y6Y5Y4Y3Y2Y1Y01001011100 0 0100 0 0 000011000100 0 0 0 0 011110000000A2A1A0Y7Y6Y6Y4Y3Y2Y1Y00000010100 0 0 0 0 0 01000000001100 0 0 0 0011000010004*64Y0 Y1 Y2

10、Y3 Y4 Y5 Y6 Y73:8譯OE A2 A1 A028272625驅(qū)動(dòng)器與I/O電路驅(qū)動(dòng)器靜態(tài)器結(jié)構(gòu)X0一條選擇線帶很多位時(shí)負(fù)載過(guò)大，在地址譯碼I/O電路X1器輸出端增加驅(qū)動(dòng)電路，保證每一個(gè)常工作。I/O電路位都能正DBUS單元陣列n位X向地址體與數(shù)據(jù)總線之間的電路，讀出時(shí)具有放大信號(hào)的作用。片選和讀寫(xiě)控制電路在地址選擇時(shí)，首先要選片，只有當(dāng)片選信號(hào)有效時(shí)，此片所連的地址線才有效。讀寫(xiě)取決于CPU控制器信號(hào)。Y0 Y1RDWRCSm位Y向地址器實(shí)例SRAM2114引腳圖邏輯結(jié)構(gòu)框圖2114地址線數(shù)據(jù)線讀寫(xiě)控制線片選線電源線地線主器與CPU的連接32K8位的SRAM邏輯結(jié)構(gòu)地址線的連接數(shù)

11、據(jù)線的連接控制信號(hào)線的連接擴(kuò)體（2561288），行線8根，列線7根 通常把各個(gè)字的同一個(gè)字的同一位集成在一個(gè)（32K1）中，32K位排成256128的 矩陣。8個(gè)片子就可以XX向驅(qū)向地址 碼器32KB。36351A6VCCA5A7A4A8A3A9A0 2114 I/O1A1I/O2A2I/O3CSI/O418217316415514613712811910GNDWE3433Y向地址譯控制電路Y向驅(qū)動(dòng)器3231主器與CPU的連接MREQ# A17-0 R/W#CPUWE A CS256K1DD1D31D0器擴(kuò)展字長(zhǎng)擴(kuò)展(數(shù)據(jù)總線擴(kuò)展)各并行工作字?jǐn)?shù)擴(kuò)展(地址總線擴(kuò)展)同一時(shí)刻僅一工作字長(zhǎng)擴(kuò)展（

12、DBUS）MREQ#A17-0A17-0R/W#CPUWE A CSWE A CSWE A CSWE A CS256K256K256K256K1111DDDDD0D1D2D31D31D0一個(gè)系統(tǒng)容量為N位，若使用k位的， kN，共需要(N/k)個(gè)字?jǐn)?shù)擴(kuò)展(ABUS)MREQ#A20-18A20-0A17-0R/W#CPUWE A CSWE A CSWE A CSWE A CS256K256K256K256K8888DDDDD7D0D7D0D7D0D7D0D7D0一個(gè)系統(tǒng)容量為M，若使用容量L的， LM，共需要（M/L）個(gè)綜合擴(kuò)展MREQ#A20-18A17-0A17-0R/W#CPUWE A

13、CSWE A CSWE A CS256Kx8256Kx8256Kx84片4片4片DDDD31D0D31D0D31D0D31D0D31D0一個(gè)系統(tǒng)容量為* 位，若使用 * 位的芯片，lM,kPC100,PC133。 推出高頻Pentium ，Pentium4，SDRAM 內(nèi)存由早期的66MHz，發(fā)展后el為了達(dá)到獨(dú)占市場(chǎng)的目的，與Rambus聯(lián)合在PC市場(chǎng)推廣來(lái)的100MHz、133MHz，盡管沒(méi)能徹底R(shí)ambus DRAM內(nèi)存（稱(chēng)為解決內(nèi)存帶寬的瓶頸問(wèn)題，但此時(shí)CPURDRAM內(nèi)存 ，PC600、PC700、超頻已經(jīng)成為DIY用戶(hù)永恒的話題， 所PC800的Rambus RDRAM以不少用戶(hù)將

14、品牌好的PC100品牌內(nèi)存超頻到133MHz使用以獲得CPU超頻成功，值得一提的是，為了方便一些超頻用戶(hù)需求，市場(chǎng)上出現(xiàn)了一 PC150、 PC166規(guī)范的內(nèi)存 。第二代PC266 DDR SRAM（133MHz時(shí)DDR2內(nèi)存鐘2倍數(shù)據(jù)傳輸266MHz帶寬）是由PC133 SDRAM內(nèi)存所衍生出的，其后來(lái) DDR2內(nèi)存將擁有400、533、667， 的DDR333內(nèi)存也屬于一種過(guò)度（如圖 800，1066MHz等不同的時(shí)鐘頻率 13），而DDR400內(nèi)存成為目前的主流平 （如圖16）。高端的DDR2內(nèi)存將擁臺(tái)選配（如圖14），雙通道DDR400內(nèi)存 有800、1000MHz兩種頻率。DDR-I

15、I已經(jīng)成為800FSB處理器搭配的基本標(biāo)準(zhǔn)， 內(nèi)存將采用200-、220-、240-針腳的隨后的DDR533 規(guī)范則成為超頻用戶(hù)的FBGA封裝形式。最初的DDR2內(nèi)存將選擇對(duì)象 。采用0.13微米的生產(chǎn)工藝，內(nèi)存顆粒的電壓為1.8V，容量密度 為512MB- 2GMB。DDR3，-1333，-1600MHZ，240pin，2G，1.9V，價(jià)格昂貴。區(qū)分SRAM、DRAM，SDRAMSRAM是S ic Random Ac s Memory，靜態(tài)隨機(jī) 存儲(chǔ)器，只要不掉電， 在SRAM中的數(shù)據(jù)就不會(huì)丟失。DRAM (Dynamical Random Ac s Memory ) 需要進(jìn)行周期性的刷新操

16、作。SDRAM是同步DRAMhronous DRAM 。SRAM中的每一位均 在四個(gè)晶體管當(dāng)中，這四個(gè)晶體管組成了兩個(gè)交叉耦合反向器。這個(gè) 單元具有兩個(gè)穩(wěn)定狀態(tài)，通常表示為0和1。另外還需要兩個(gè) 晶體管用于控制讀或?qū)懖僮鬟^(guò)程中 單元的 。因此，一個(gè) 位通常需要六個(gè)MOSFET。對(duì)稱(chēng)的電路結(jié)構(gòu)使得SRAM的 速度要快于DRAM。SRAM比DRAM 速度快的另外一個(gè)原因是SRAM可以一次接收所有的地址位，而DRAM則使用行地址和列地址復(fù)用的結(jié)構(gòu)。主要內(nèi)容3.1系統(tǒng)概述. 主器(SRAM,DRAM)3.3只讀器和閃存3.4 并行器. 高速緩沖器 Cache3.6 虛擬器 (4nd 9.4節(jié))3.7保

17、護(hù) (4nd 9.5節(jié))提高 器讀寫(xiě)速度的措施?由于CPU和主 器之間在速度上是不匹配的，一個(gè) CPU周期中可能需要幾個(gè) 器字。為了使CPU不致因?yàn)榈却?器讀寫(xiě)操作的完成而空閑，可以采取一些措施加速CPU和 器之間有效傳輸：在CPU和主器之間增加Cache；/分層架構(gòu)采用高速器件提高速度；增加字長(zhǎng)，在每個(gè)周期中存取多個(gè)字。采端口器；將主存劃分為多個(gè)模塊，多模塊交叉并行EDRAM（RAM增加緩存實(shí)例）增強(qiáng)型DRAM， 1M4位，它在DRAM上集成了一個(gè)SRAM實(shí)現(xiàn)的小容量高速緩沖器，從而使DRAM的性能得到顯著改進(jìn)。優(yōu)點(diǎn)：在SRAM讀出期間可同時(shí)對(duì)DRAM陣列進(jìn)行刷新。內(nèi)的數(shù)據(jù)輸出路徑與輸入路徑

18、是分開(kāi)的，允寫(xiě)操作完成的同時(shí)來(lái)啟動(dòng)同一行的讀操作。108107106105104103EDRAM過(guò)程（1）列地址列地址CA0CA8CA0CA8列選通CAS列選通CAS數(shù)據(jù)D0-D3數(shù)據(jù)D0-D3地址地址A0A10A0A10片選 讀 寫(xiě)片選 讀 寫(xiě)行地址RA0RA10行地址RA0RA10行選通行選通RAS刷新RefRAS刷新RefEDRAM過(guò)程（2）列地址EDRAM內(nèi)存條一片EDRAM的容量為1M4位，8片這樣的CA0CA8可列選通CAS數(shù)據(jù)D0-D3組成1M32位的模塊。8個(gè)共用片選信號(hào)Sel、行選通信號(hào)RAS、刷新信號(hào)Ref和地址輸入信號(hào)A0A10。當(dāng)某模塊被選中，地址A0A10此模塊的8個(gè)

19、EDRAM同時(shí)動(dòng)作，8個(gè)4位數(shù)據(jù)端口D3D0同時(shí)與32位數(shù)據(jù)總線交換數(shù)據(jù)，完成一次32位字的存取。片選 讀 寫(xiě)行地址RA0RA10R0R1R2上述模塊本身具有高速成塊存取能力,這種模塊R3DRAM陣列20485124R4R5內(nèi)字完全順序排放，以猝發(fā)式存取來(lái)完成高速成R6行選通R7R2046RAS刷新Ref塊存取的方式，在90年代早期微型機(jī)中獲得了廣泛應(yīng)用。猝發(fā)式可以大大提高速度雙端口器并行器具有兩組相互獨(dú)立的讀寫(xiě)控制線路的器兩組讀寫(xiě)控制線路可以并行操作當(dāng)兩個(gè)端口地址不相同，無(wú) ，可以并行存取端口地址相同，發(fā)生讀寫(xiě) ，無(wú)法并行存取(A0-10)LR/WL BUSYL(A0-10)RR/WR BU

20、SYR采端口器將主存劃分為多個(gè)模塊，多模塊交叉并行(D )(D )0-15 L0-15 R雙端口存儲(chǔ)器存儲(chǔ)體行譯碼器IDT7133行地址鎖存器114113行地址和刷新控制0000000010000000000100讀出放大和列寫(xiě)選擇11位比較器I/O控制和數(shù)據(jù)鎖存器列譯R4的內(nèi)容列地址鎖存器112111行地址和刷新控制行地址和刷新控制00000000100行譯碼器R0R1R2 R3DRAM陣列 R4R520485124R6R7 R2046行譯碼R0R1R2 R3DRAM陣列 R4R520485124R6器R7 R2046讀出放大和列寫(xiě)選擇00000000100讀出放大和列寫(xiě)選擇最后讀出行地址鎖

21、存器11位比較器11位比較器I/O控制和數(shù)據(jù)鎖存器列譯R4的內(nèi)容列地址鎖存器I/O控制和數(shù)據(jù)鎖存器列譯5124 SRAM Cache最后讀出行列地址鎖存器110109IDT7133雙端口器讀寫(xiě)時(shí)序多模塊交叉器由若干個(gè)模塊組成的主器是線性編址的。這些地址在各模塊有兩種安排方式：一種是順序方式，一種是交叉方式。擴(kuò)充容量方便 故障模塊串行工作器的帶寬。四模塊交叉器結(jié)構(gòu)AB模塊內(nèi)地址模塊地址清 0譯Y3 Y2 Y1 Y0鎖存CPUAR3AR2AR1AR0三M3M2M1M0態(tài)CSCSR/W緩DR3DR2DR1DR0沖DBR/W流水方式存取示意圖字T = mMm = T/ 交叉存取度0M2連續(xù)n個(gè)字的時(shí)間

22、，交叉t1=T+(n-1) M0順序T時(shí)間T: 模塊存取周期 ：總線傳輸周期 t1t2m:器交叉模塊數(shù)例子【例4】 設(shè) 器容量為32字，字長(zhǎng)64位，模塊數(shù)m=4，分別用順序方式和交叉方式進(jìn)行組織。 周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期=50ns。問(wèn)順序 器和交叉 器的帶寬各是多少?【解】順序 器和交叉 器連續(xù)讀出m=4個(gè)字的信息總量都是： q=64位4=256位順序 器和交叉 器連續(xù)讀出4個(gè)字所需的時(shí)間分別是：t2=mT=4200ns=800ns=810-7s;t1=T+(m-1)=200ns+350ns=350ns=3.510-7s順序器和交叉器的帶寬分別是： W2=q/t

23、2=256(810-7)=32107位/s=320Mb/s; W1=q/t1=256(3.510-7)=73107位/s=730Mb/s連續(xù)地址分布在相鄰的不同模塊內(nèi)，同一個(gè)模塊內(nèi)的地址都是不連續(xù)的。連續(xù)字的成塊傳送可實(shí)現(xiàn)多模塊流水式并行存取，大大提高M(jìn)1M3120119帶寬受限118117116115二模塊交叉器舉例磁盤(pán)陣列RAID（Redundant Array of Independent Disk ）RAID5：分布式奇偶校驗(yàn)的獨(dú)立磁盤(pán)結(jié)構(gòu)，在所有磁盤(pán)上交叉地存取數(shù)據(jù)及奇偶校驗(yàn)信息?？赏瑫r(shí)對(duì)陣列設(shè)備進(jìn)行讀、寫(xiě)操作。主要內(nèi)容相聯(lián)器(補(bǔ)充，略)1相聯(lián)相聯(lián)3.1. 主系統(tǒng)概述器(SRAM,D

24、RAM)器的基本原理器是按內(nèi)容尋址的器。相聯(lián)器的基本原理是把單元所存內(nèi)容的某3.3只讀3.4 并行器和閃存器一部分作為檢索項(xiàng)(即關(guān)鍵字項(xiàng))，去檢索該器，并將器中與該檢索的單元內(nèi)容進(jìn). 高速緩沖器 Cache行讀出或?qū)懭搿?.6 虛擬器 (4nd 9.4節(jié))3.7保護(hù) (4nd 9.5節(jié))相聯(lián)2相聯(lián)相聯(lián)器相聯(lián)器實(shí)例檢索寄存器器的組成器由體、檢00001101相聯(lián)器的應(yīng)用：11111000寄存器索寄存器、寄存器、高速緩沖器中符合寄存器、比較線路、代碼寄存器、控制線路等組成，其組成框圖如3.34所示。用于存放塊表12300111111110000001101010100000101000虛擬器中存放

25、0100段表、頁(yè)表和快表000010100110011001100101111100101m （4）比較線路：把：檢索項(xiàng)和從 （25）的代所碼寄單存器內(nèi)：用的來(lái)存應(yīng)放體中 體中讀 （6 體：通常 器，以求快速存取。 字已被檢索。符合寄存器譯碼選擇電路極檢的型半導(dǎo)體比較線路代碼寄存器1261251241231221213.3 高速緩沖器CacheCache概念及局部性原理Cache基本原理(讀寫(xiě)過(guò)程)主存與Cache的地址替換策略與寫(xiě)操作策略Cache實(shí)際應(yīng)用高速緩沖 器cache是介于CPU和主存之間的小容量 器，存取速度比主存快。它能高速地向CPU提供指令和數(shù)據(jù)，加快程序的執(zhí)行速度。它是為了

26、解決CPU和主存之間速度不匹配而采用的一項(xiàng)重要技術(shù)（圖3.35）高速緩沖器cache可以給內(nèi)存作緩沖，優(yōu)化寫(xiě)性能。同時(shí)可以?xún)?yōu)化讀性能利用數(shù)據(jù)局部性進(jìn)行讀優(yōu)化將經(jīng)常的數(shù)據(jù)或者即將的數(shù)據(jù)調(diào)度到cache中僅僅小容量的快速器就可獲得數(shù)據(jù)數(shù)據(jù)局部性（程序局部性）程序局部性程序僅需要內(nèi)存很小一部分空間?？臻g局部性: 如果內(nèi)存某個(gè)區(qū)域剛剛被，那么不久的將來(lái)其相鄰的區(qū)域很有可能被。時(shí)間局部性:如果內(nèi)存某個(gè)區(qū)域剛剛被，那么不久的將來(lái)該區(qū)域可能會(huì)被重復(fù)。優(yōu)化預(yù)讀優(yōu)化空間局部性調(diào)度算法優(yōu)化時(shí)間局部性將即將或頻繁的數(shù)據(jù)調(diào)度到上層快 速器程序局部性舉例數(shù)據(jù)數(shù)組元素(空間)結(jié)構(gòu)體、數(shù)據(jù)庫(kù)(空間)局部變量，計(jì)數(shù)器，指針等

27、被重復(fù)使用 (時(shí)間)指令aMN;順序的指令(空間)for (i = 0; i M; i+)for (j = 0; j N; j+)重復(fù)使用的循環(huán)體(時(shí)間)sum += aij;子函數(shù)(時(shí)間)哪個(gè)程序具有更好的局部性？理解程序局部性類(lèi)比：館（磁盤(pán)）書(shū)架（內(nèi)存）放在桌子上的一堆書(shū)籍（片外緩存）桌子上已翻開(kāi)的書(shū)（ 上 速）aMN;for (j = 0; j N; j+) for (i = 0; i M; i+)sum += aij;132131130129128127cache基本在處理器附近增加1個(gè)隱藏的小容量快速器cache對(duì)程序員是透明的將經(jīng)常的數(shù)據(jù)存放在cache中提高cache優(yōu)預(yù)讀利用空

28、間局部性LRU算法利用時(shí)間局部性cache基本原理 CPU與cache之間的是以字為 ，而cache與主存之間的 是以塊為單位。 一個(gè)塊由若干定長(zhǎng)字組成的。當(dāng)CPU主存中一個(gè)字時(shí)，便發(fā)出此字的內(nèi)存地址到 cache和主存。 此時(shí)cache控制邏輯依據(jù)地址判斷此字當(dāng)前是否在 cache中：若是，此字立即傳送給CPU；若非，則用主存讀周期把此字從主存讀出送到CPU； 與此同時(shí)，把含有這個(gè)字的整個(gè)數(shù)據(jù)塊從主存讀出送到 cache中。（圖3.36）cache系統(tǒng)讀過(guò)程CPU給出內(nèi)存地址利用內(nèi)存塊地址為關(guān)鍵字查找相聯(lián)器如相符則表示數(shù)據(jù)在cache中，cache即可否則數(shù)據(jù)缺失直接主存同時(shí)將數(shù)據(jù)調(diào)入cac

29、he更新相聯(lián)器，當(dāng)前數(shù)據(jù)塊地址便于下次cache系統(tǒng)寫(xiě)過(guò)程CPU給出內(nèi)存地址利用內(nèi)存塊地址為關(guān)鍵字查找相聯(lián)器如相符，則表示數(shù)據(jù)在cache中，將數(shù)據(jù)寫(xiě)入cache如未命中，將數(shù)據(jù)寫(xiě)入cache，如cache已滿(mǎn)，需要淘汰相關(guān)數(shù)據(jù)出cache最后根據(jù)不同寫(xiě)操作策略決定是否寫(xiě)入主存Cache關(guān)鍵問(wèn)題如何判斷一個(gè)數(shù)據(jù)在cache中？數(shù)據(jù)查找如需的數(shù)據(jù)在cache中，存放在什么地方？地址Cache滿(mǎn)了以后如何處理？替換策略如何保證cache與memory？寫(xiě)入策略 /寫(xiě)一致性CacheNc表示Cache完成存取的總次數(shù)Nm表示主存完成存取的總次數(shù)Cachehh=Nc /(Nc+Nm)tc表示命中Cac

30、he時(shí)的時(shí)間tm表示命中主存時(shí)的時(shí)間ta cache/主存系統(tǒng)的平均時(shí)間ta=htc +(1-h)tm138137136135134133Cache設(shè)r=tm/tc表示主存慢于cache的倍率,e表示效 ，為提高效率，h越接近1越好，r值以5-10為宜，不宜太大。影響的幾個(gè)：程序行為（局部性）cache容量組織方式塊大小有關(guān)Cache對(duì)不同的r，H和e的關(guān)系圖Cache(例子)【例5】CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為1900次，主存完成存取的次數(shù)為100次，已知 cache存取周期為50ns，主存存取周期為250ns，求 cache/主存系統(tǒng)的效率和平均時(shí)間?！窘狻? c/(N

31、c+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5) .c/e=50ns/0.833=60ns3.3 高速緩沖器Cache概念及局部性原理Cache基本原理(讀寫(xiě)過(guò)程)主存與Cache的地址Cache替換策略Cache寫(xiě)操作策略Cache實(shí)際應(yīng)用主存與cache的地址地址是應(yīng)用某種方法把主存地址定位到cache中。cache的容量很小，它保存的內(nèi)容只是主存內(nèi)容的一個(gè)子集，且cache與主存的是以塊為。主存與cache如何進(jìn)行地址?選擇哪種方式，要考慮：硬件是否容易實(shí)現(xiàn)地址變換的速度是否快主存空間的利用率是

32、否高主存裝入一塊時(shí)，發(fā)生的概率主存與cache的地址址方式有三種：全相聯(lián)方式(fully-assoted)直接方式(direct mapped)組相聯(lián)方式(set-assoted)144143142141140139全相聯(lián)方式全相聯(lián)方式主存中一個(gè)塊的地址與塊的內(nèi)容一起存于cache的行中，其中塊地址存于cache行的標(biāo)記部分中。這種方法可使主存的一個(gè)塊直接拷貝到cache中的任一 上，非常靈活。主存Cache優(yōu)點(diǎn)：塊率最低、Cache空間利用率最高，高。缺點(diǎn)：代價(jià)相對(duì)較大，相應(yīng)的淘汰算法復(fù)雜，查表速度難以提高。比較器電路難于設(shè)計(jì)應(yīng)用場(chǎng)合：因此只適合于小容量cache采用。全相聯(lián)方式全相聯(lián)方式主

33、存塊號(hào)字地址CPU主存地址主存塊號(hào)塊內(nèi)地址塊表Cache未命中比較Cache地址比較器未命中&主存塊號(hào)Cache塊號(hào)Cache直接這是多對(duì)一的方式關(guān)系，但一個(gè)主存塊只能Cache直接方式主存第0區(qū)區(qū)地址拷貝到cache的一個(gè)特定行位置上 。Cache主存分割成若干個(gè)與cache大小相同的區(qū)，cache塊的行號(hào)i, 共m塊，主存塊號(hào)j，則：第1區(qū)i=j mod m第2區(qū)第m區(qū)第(m 1)n-1塊塊號(hào)Tag0 Tag1Tagn-1第0塊第1塊第n-1塊第n塊 第n 1塊第2n-1塊第2n塊第3n-1塊第mn塊第mn 1塊第mn 2塊150149快存塊表命中相聯(lián)器L0L1Ln-1塊內(nèi)地址主存第0塊第

34、1塊第n-1塊148147L0L1Ln-1第0塊第1塊第n-1塊146145Cache直接方式Cache直接優(yōu)點(diǎn)：方式主存區(qū)號(hào) 塊號(hào) 字地址區(qū)地址第0區(qū)塊速度快，一 一，無(wú)須查表。Cache相應(yīng)的淘汰算法簡(jiǎn)單，所需硬件簡(jiǎn)單、成本低。Cache和區(qū)號(hào)表、比較區(qū)號(hào)是否相符的第1區(qū)操作是同時(shí)進(jìn)行的。缺點(diǎn)：比較器命中&第2區(qū)未命中Cache的塊率很高、Cache的利用率很低。應(yīng)用場(chǎng)合：&第m區(qū)適合大容量CacheCache組相聯(lián)Cache組相聯(lián)將cache分成u組，每組n行，主存塊存放到哪個(gè)組是組間地址直接組內(nèi)塊地址全相聯(lián)(快速定位相聯(lián)(提高cache器)主存固定的，至于存到該組哪一行是靈活的，減少。

35、有如下函數(shù)關(guān)系：mun ，組號(hào)qj mod u第0組Cache第 區(qū)0第1組組0主存地址第2組組1第1區(qū)3 位1 位7 位4 位第3組Cache 地址=modu第m區(qū)1 位7 位4 位Cache分u組，每組n塊主存塊組號(hào)j，塊號(hào)k，j=k/n 主存對(duì)應(yīng)cache組號(hào)q,主存分割成若干個(gè)與cache大小相同的區(qū),Cache再分割成若干組Cache組相聯(lián)Cache直接相聯(lián)載入過(guò)程t18222622261641612567 組內(nèi)塊數(shù)S愈多，塊查表速度愈慢。 組相聯(lián)映象比全相聯(lián)映象的成本低得多，而性能上仍可接近概率和塊失效率愈低，映象表越復(fù)雜、成本越高、命中命中載入載入命中替換相聯(lián)映象。載入載入 應(yīng)用

36、廣泛：VAX-11采用512組/每組2塊；el 80486采用128組/每組4塊22222226222622262226156155組地址塊地址塊內(nèi)地址區(qū)地址組地址塊地址塊內(nèi)地址L0 L1第0塊第1塊第n塊第n 1塊2n第2n 1塊第(m 1)n-1塊154153Tag0 T g1Tagn-1第0塊第1塊第n-1塊第n塊第n 1塊第2n-1塊第2n塊第3n-1塊第mn塊第mn 1塊第mn 2塊第(m 1)n-1塊152151157Cache全相聯(lián)載入過(guò)程Cache組相聯(lián)4塊1組載入過(guò)程tt1822262226164222622261641612345674567命中命中載入載入命中載入載入載入

37、載入載入命中命中載入載入命中載入Cache替換策略先進(jìn)先出法FIFO/FCFS最近最不經(jīng)常使用方法LFUCache先進(jìn)先出替換策略(FIFO)t22112219716430近期最少使用法 LRU隨機(jī)替換法Random1最優(yōu)替換算法OPT2命中載入載入替換替換替換載入載入Cache最不經(jīng)常使用算FU)Cache近期最久未使用算RU)t3t2222112219111642211221971643410012命中命中載入載入替換替換替換載入載入命中載入命中載入替換替換載入載入402232222212202212202221113222111162221111622111116221111221112

38、211122112201621611611771611722112211221601594182626161618222244261622426162222222222157cache的寫(xiě)操作策略CPU對(duì)cache的寫(xiě)入更改了cache的內(nèi)容?？蛇x用寫(xiě)操作策略使cache內(nèi)容和主存內(nèi)容保持一致。寫(xiě)回法(write back) 當(dāng)CPU寫(xiě)cache命中時(shí)，只修改cache的內(nèi)容，而不立即寫(xiě)入主存；只有當(dāng)此行被換出時(shí)才寫(xiě)回主存。這種方法減少了主存的次數(shù),但是存在不一致性的隱患。實(shí)現(xiàn)這種方法時(shí)，每個(gè)cache行必須配置一個(gè)修改位，以反映此行是否被CPU修改過(guò)。cache的寫(xiě)操作策略全寫(xiě)法（寫(xiě)直達(dá)法，

39、 write through ），當(dāng)寫(xiě)cache命中時(shí)，cache與主存同時(shí)發(fā)生寫(xiě)修改，因而較好地了cache與主存的內(nèi)容的一致性。當(dāng)寫(xiě) cache未命中時(shí)，直接向主存進(jìn)行寫(xiě)入。cache中每行無(wú)需設(shè)置一個(gè)修改位以及相應(yīng)的判斷邏輯。缺點(diǎn)是降低了cache的功效。寫(xiě)一次法（writie once），基于寫(xiě)回法并結(jié)合全寫(xiě)法的寫(xiě)策略,寫(xiě)命中與寫(xiě)未命中的處理方法與寫(xiě)回法基本相同，只是第一次寫(xiě)命中時(shí)要同時(shí)寫(xiě)入主存。這便于系統(tǒng)全部cache 一。Cache實(shí)際應(yīng)用塊設(shè)備緩存硬盤(pán)緩存web cache塊設(shè)備高速緩存操作系統(tǒng)為優(yōu)化磁盤(pán)等慢速塊設(shè)備在內(nèi)存中設(shè)置高速緩存。將經(jīng)常使用的數(shù)據(jù)存放在高速緩存中，用于提高

40、磁盤(pán)速度。通過(guò)預(yù)讀以及提高的方式可大大減少讀時(shí)間。通過(guò)寫(xiě)回的策略可大大減少寫(xiě)時(shí)間。硬盤(pán)緩存技術(shù)硬盤(pán)緩存是硬盤(pán)上集成的一顆內(nèi)存，充當(dāng)硬盤(pán)與處理器之間的高速數(shù)據(jù)緩沖區(qū)。據(jù)有預(yù)、對(duì)寫(xiě)入動(dòng)作進(jìn)行緩存、臨時(shí)最近過(guò)的數(shù)據(jù)等主要功能。實(shí)現(xiàn)類(lèi)似處理器二級(jí)緩存那樣的緩沖功能，在一定程度上緩解了硬盤(pán) 速度與CPU、內(nèi)存等配件的處理速度不匹配 。緩存容量越大能緩沖的數(shù)據(jù)就越多，硬盤(pán)的訪問(wèn)速度也就越快。WEB cacheWeb Cache可將用戶(hù)經(jīng)常的web內(nèi)容暫時(shí)在離用戶(hù)很近的地方，當(dāng)其他用戶(hù)再次這些內(nèi) 容時(shí)可以快速地獲得信息，縮短了響應(yīng)時(shí)間，從而 達(dá)到提高網(wǎng)絡(luò)速度和降低國(guó)際通信費(fèi)用的目的。Cache有機(jī)制保障用戶(hù)

41、每次的數(shù)據(jù)都不會(huì)過(guò)時(shí)168167166165164163Pentium PC的Cache主要包括四個(gè)部分：取指/譯碼單元：順序從L2 cache中取程序指令，將它們譯成一系列的微指令，并存入L1指令cache中。亂序執(zhí)行邏輯：依據(jù)數(shù)據(jù)相關(guān)性和資源可用性，調(diào)度微指令的執(zhí)行，因而微指令可按不同于所取機(jī)器指令流的順序被調(diào)度執(zhí)行。執(zhí)行單元：它執(zhí)行微指令，從L1數(shù)據(jù)cache中取所需數(shù)據(jù)，并在寄存器組中暫存運(yùn)算結(jié)果。：這部分包括L2 cache、L3 cache和系統(tǒng)總線。當(dāng)L1、L2 cache未命中時(shí)，使用系統(tǒng)總線主存。系統(tǒng)總線還用于I/O資源。多級(jí)cachesProsor TLBregsdiskL

42、1 Icachesize speed$/Mbyte line sizelarger, slower, cherlarger line size, higher asso tivity, more likely to write backPentium PC的Cache不同于所有先前Pentium模式和大多數(shù)處理器所采用的結(jié)構(gòu)，Pentium 4的指令cache位于指令譯碼邏輯和執(zhí)行 之間。其設(shè)計(jì)理念是：Pentium 4將機(jī)器指令譯成由微指令組成的簡(jiǎn)單RISC類(lèi)指令，而使用簡(jiǎn)單定長(zhǎng)的微指令可允許采用量流水線和調(diào)度技術(shù)，從而增強(qiáng)機(jī)器的性能。Pentium PC的Cache2級(jí)cache結(jié)構(gòu)：L2

43、內(nèi)容是主存的子集；L1內(nèi)容是L2的子集L1分成8K的指令cache和8K的數(shù)據(jù)cache：指令cache是單端口256位，只讀數(shù)據(jù)cache是雙端口（每個(gè)32位），讀寫(xiě)，采用2路組相聯(lián)結(jié)構(gòu)128組*2行/組*32字節(jié)/行=8KB字節(jié)器讀寫(xiě)總線周期：256為猝發(fā)式傳送64位傳送數(shù)據(jù)一致性的保持：L1采用寫(xiě)一次法L2采用寫(xiě)回法el Pentium 的兩級(jí)cache層次結(jié)構(gòu)el Itanium 2 處理器的3級(jí)Cache結(jié)構(gòu)200 B3 ns8 B8-64 KB3 ns32 BL2CacheMain Memory32MB Up to 4GBL2 Unified 128KB-2 MB4-way ass

44、oc Write-back Write allocate 32B linesPro sor ChipL1 Instruction 16KB, 4-way 32B linesRegs.L1 Data1 cycle latency 16KB4-way assoc Write-through 32B lines1741731721711-4MB SRAM6 ns$100/MB 32 B128 MB DRAM60 ns$1.50/MB8 KB30 GB8 ms$0.05/MBMemoryL1 Dcache170169el Core 2 Duo 3.0GHz層次結(jié)構(gòu)Cache的例子主要內(nèi)容3.1系統(tǒng)概述

45、3.2主器(SRAM,DRAM)3.3只讀器和閃存3.4 并行器. 高速緩沖器(Cache)3.6 虛擬器 (4nd 9.4節(jié))3.7保護(hù) (4nd 9.5節(jié))虛擬器虛擬器概念虛擬器管理方式頁(yè)式虛擬器段式虛擬器段頁(yè)式虛擬器替換算法虛擬器主存不能無(wú)限擴(kuò)大，空間有限。如何有限的主存空間運(yùn)行運(yùn)行較大的用戶(hù)程序？采用虛擬器來(lái)擴(kuò)大尋址空間。主存、外存在操作系統(tǒng)的管理之下,向用戶(hù)提供比實(shí)際主存大得多的空間。此空間稱(chēng)為虛擬器。物理地址由CPU地址引腳送出,用于 主存的地址。虛擬地址由編譯程序生成的，是程序的邏輯地址，其地址空間的大小受到輔助 器容量的限制。虛擬器Windows虛擬內(nèi)存，電腦屬性高級(jí)性能設(shè)置高

46、級(jí)虛擬內(nèi)存更改/設(shè)置，對(duì)應(yīng)Pagefile文件。一般不要將虛擬內(nèi)存設(shè)置在操作系統(tǒng)所在分區(qū)或運(yùn)行速度較慢的硬盤(pán)或讀寫(xiě)較多的分區(qū)。最好是在進(jìn)行硬盤(pán)分區(qū)時(shí)，單獨(dú)劃分出一個(gè)分區(qū)，專(zhuān)門(mén)用于設(shè)置虛擬內(nèi)存，這樣可以減少在其他分區(qū)產(chǎn)生磁盤(pán)碎片，提高系統(tǒng)啟動(dòng)速度。虛擬內(nèi)存的值設(shè)為物理內(nèi)存的 . 倍效果最佳。不要在同一硬盤(pán)的不同分區(qū)中設(shè)置多個(gè)虛擬內(nèi)存。180179178177存取速度大小寄存器組1 cycle = 0.5 ns32 個(gè)寄存器L1 Cache3 cycles =1.5 ns32KB Dache 和32KB Instruction CachesL2 Cache20 cycles =4.7ns6MB,

47、8-way set assotive內(nèi)存250cycles =83ns8GB緩存類(lèi)型緩存內(nèi)容緩存地點(diǎn)延時(shí)周期管理方寄存器4-byte 字CPU registers0編譯器TLB地址翻譯On-Chip TLB0硬件L1 cache32-byte 塊On-Chip L11硬件L2 cache32-byte 塊Off-Chip L210硬件Virtual Memory4-KB 分頁(yè)內(nèi)存100硬件+OSBuffer cache文件內(nèi)存100OSNetwork buffer cache文件本地磁盤(pán)10,000,000AFS客戶(hù)端Browser cacheWeb頁(yè)面本地磁盤(pán)10,000,000web瀏覽器

48、Web cacheWeb頁(yè)面服務(wù)器磁盤(pán)1,000,000,000Web服務(wù)器176175虛擬器和Cache器比較主存-外存層次和cache-主存層次用的地址變換方法和替換策略是相同的，都基于程序局部性原理。遵循相似的原則：把程序中最近常用的部分駐留在高速的器中。一旦這部分變得不常用了，把它們送回到低速的器中。這種換入換出是由硬件或操作系統(tǒng)完成的，對(duì)用戶(hù)是透明的。使系統(tǒng)的性能接近高速器，價(jià)格接近低速器。兩種系統(tǒng)的主要區(qū)別在于：虛存用于擴(kuò)大主存容量，CACHE用于加速主存性能。在虛擬器中未命中的性能損失要遠(yuǎn)大于cache系統(tǒng)中未命中的損失。虛擬器由硬件和操作系統(tǒng)聯(lián)合管理。不同，Cache是數(shù)據(jù)塊，

49、虛存是 段、頁(yè)、段頁(yè)。僅支持物理內(nèi)存的系統(tǒng)CPU生成的地址直接對(duì)應(yīng)于在物理內(nèi)存中的字節(jié)。例子：早期的計(jì)算機(jī)/系統(tǒng)等。PhysicalAddressesMemoryCPU支持虛擬內(nèi)存的系統(tǒng)地址轉(zhuǎn)換(Address Translation)：通過(guò)操作系統(tǒng)管理的查找表（頁(yè)表），實(shí)現(xiàn)硬件虛擬地址轉(zhuǎn)換成物理地址。例子：現(xiàn)代計(jì)算機(jī)/各種工作站/服務(wù)器等0Page Table1VirtualPhysicalAddressesAddressesCPUN-1Part DiskMemory段式管理段是按照程序的邏輯結(jié)構(gòu)劃分成的多個(gè)相對(duì)獨(dú)立部分，作為獨(dú)立的邏輯 。都以該段的起點(diǎn)為0相對(duì)編址。優(yōu)點(diǎn)是段的邏輯獨(dú)立性使它易于編譯、管理、修改和保護(hù),也便于多道程序共享；某些類(lèi)型的段具有動(dòng)態(tài)可變長(zhǎng)度,允許 調(diào)度以便有效利用主存空間。缺點(diǎn)是因?yàn)槎蔚拈L(zhǎng)度各不相同，起點(diǎn)和終點(diǎn)不定，給主存空間分配帶來(lái)麻煩，而且容易在段間留下許多空余的零碎 空間，造成浪費(fèi)。頁(yè)面故障(類(lèi)似cache不命中)頁(yè)表指示虛擬地址不在內(nèi)存中操作系統(tǒng)負(fù)責(zé)將數(shù)據(jù)從磁盤(pán)遷移到內(nèi)存中當(dāng)前進(jìn)程掛起操作系統(tǒng)負(fù)責(zé)所有的替換策略Before faultAfter faultMemoryMemoryPage TableVirtualPhysicalPage Table AddressesAddressesVirtualAddres