模擬電路模型分析技巧

1、 射頻集成電路設(shè)計總結(jié)1射頻集成電路電容設(shè)計大于10nH的電感占據(jù)著顯著的芯片面積并且具有很差的Q值（通常低于10）以及很低的自諧振頻率。具有高Q的溫度系數(shù)電容是可以實現(xiàn)的，但精度很差（大約20%）。最節(jié)省面積的電容往往具有很高的損耗和很差的電壓系數(shù)。有低的電容值和低溫度系數(shù)的電阻是很難制造的。源漏擴散區(qū)做成電阻，阱可以作為電阻但寄生電容很大，Mos晶體管可用作一個電阻但其精度很差。2PN結(jié)電容 注：其中VF是加在pn結(jié)兩端的正向偏置電壓，是內(nèi)建電勢，n為摻雜系數(shù)；當(dāng)為突變結(jié)摻雜系數(shù)等于1/2,當(dāng)為線性漸變結(jié)摻雜系數(shù)等于1/3。3螺旋電感螺旋電感：占據(jù)較大的面積，具有較大的損耗。直流電阻性損耗

2、因趨膚效應(yīng)而更加突出，趨膚效應(yīng)在射頻是會引起在導(dǎo)體中不均勻的電流分布。其結(jié)果減小了有效橫截面積，增加了串聯(lián)電阻RS。4襯底之間的電容COX則是片上螺旋電感的另一個明顯的問題。另一個寄生元件CP是電感兩端的并聯(lián)電容。 （二） 鍵合線電感：它們比平面螺旋電感每單位長度具有更多的表面積，而電阻損耗則較小，從而具有較高的Q值。同時，它們也可以相距較遠地放在任何導(dǎo)電平面之上以減小電容（由此提高諧振頻率）和減小有鏡像感應(yīng)電流引起的損耗。 5 弱反型區(qū)的Mos管工作在亞閾值區(qū)，它就像NPN雙極性晶體管，其中源和漏區(qū)的作用分別如同發(fā)射極和集電極，而(非反向的)襯底特性有點像基極。但是這樣的電路顯示出很差的頻率

3、響應(yīng)，這是因為MOSFET在這一工作區(qū)域是具有較小的gm。 (1)速度飽和對晶體管動態(tài)特性的影響 短溝Mos器件在飽和區(qū)跨導(dǎo)的極限值： 為了簡化wT計算，假設(shè)Cgs為輸入電容的主要部分。進一步假設(shè)短溝效應(yīng)并不顯著影響電荷分享情況，所以Cgs的特性仍然近似地與長溝道限度是一樣： 由此可得到短溝道器件的wT跟1/L成正比。6（2）閾值電壓的降低（3）襯底電流（4）柵電流（5）溝道長度調(diào)制（6）背柵偏置“體效應(yīng)”（7）溫度的變化（8）垂直電場方向上的遷移率降低（9）渡越時間的影響 7 微過孔 電路板上不同性質(zhì)的電路必須分隔，但是又要在不產(chǎn)生電磁干擾的最佳情況下連接，這就需要用到微過孔(microvi

4、a)。通常微過孔直徑為0.05mm至0.20mm，這些過孔一般分為三類，即盲孔(blind via)、埋孔(bury via)和通孔(through via)。盲孔位于印刷線路板的頂層和底層表面，具有一定深度，用于表層線路和下面的內(nèi)層線路的連接，孔的深度通常不超過一定的比率(孔徑)。埋孔是指位于印刷線路板內(nèi)層的連接孔，它不會延伸到線路板的表面。上述兩類孔都位于線路板的內(nèi)層，層壓前利用通孔成型制程完成，在過孔形成過程中可能還會重疊做好幾個內(nèi)層。第三種稱為通孔，這種孔穿過整個線路板，可用于實現(xiàn)內(nèi)部互連或作為組件的黏著定位孔。 8 采用分區(qū)技巧采用分區(qū)技巧 在設(shè)計RF電路板時，應(yīng)盡可能把高功率RF放

5、大器(HPA)和低噪音放大器(LNA)隔離開來。簡單的說RF接，就是讓高功率RF發(fā)射電路遠離低功率收電路。如果PCB板上有很多空間，那么可以很容易地做到這一點。但通常零組件很多時，PCB空間就會變的很小，因此這是很難達到的。可以把它們放在PCB板的兩面，或者讓它們交替工作，而不是同時工作。高功率電路有時還可包括RF緩沖器(buffer)和壓控振蕩器(VCO)。 設(shè)計分區(qū)可以分成實體分區(qū)(physical partitioning)和電氣分區(qū)(Electrical partitioning)。實體分區(qū)主要涉及零組件布局、方位和屏蔽等問題；電氣分區(qū)可以繼續(xù)分成電源分配、RF走線、敏感電路和信號、接

6、地等分區(qū)。9 實體分區(qū) 零組件布局是實現(xiàn)一個優(yōu)異RF設(shè)計的關(guān)鍵，最有效的技術(shù)是首先固定位于RF路徑上的零組件，并調(diào)整其方位，使RF路徑的長度減到最小。并使RF輸入遠離RF輸出，并盡可能遠離高功率電路和低功率電路。 最有效的電路板堆棧方法是將主接地安排在表層下的第二層，并盡可能將RF線走在表層上。將RF路徑上的過孔尺寸減到最小不僅可以減少路徑電感，而且還可以減少主接地上的虛焊點，并可減少RF能量泄漏到層疊板內(nèi)其它區(qū)域的機會。 在實體空間上，像多級放大器這樣的線性電路通常足以將多個RF區(qū)之間相互隔離開來，但是雙工器、混頻器和中頻放大器總是有多個RF/IF信號相互干擾，因此必須小心地將這一影響減到最

7、小。RF與IF走線應(yīng)盡可能走十字交叉，并盡可能在它們之間隔一塊接地面積。正確的RF路徑對整塊PCB板的性能而言非常重要，這也就是為什么零組件布局通常在行動電話PCB板設(shè)計中占大部份時間的原因。 10 在行動電話PCB板上，通?？梢詫⒌驮胍舴糯笃麟娐贩旁赑CB板的某一面，而高功率放大器放在另一面，并最終藉由雙工器在同一面上將它們連接到RF天線的一端和基頻處理器的另一端。這需要一些技巧來確保RF能量不會藉由過孔，從板的一面?zhèn)鬟f到另一面，常用的技術(shù)是在兩面都使用盲孔?？梢越逵蓪⒚た装才旁赑CB板兩面都不受RF干擾的區(qū)域，來將過孔的不利影響減到最小。 金屬屏蔽罩 有時，不太可能在多個電路區(qū)塊之間保留足

8、夠的區(qū)隔，在這種情況下就必須考慮采用金屬屏蔽罩將射頻能量屏蔽在RF區(qū)域內(nèi)，但金屬屏蔽罩也有副作用，例如：制造成本和裝配成本都很高。11 外形不規(guī)則的金屬屏蔽罩在制造時很難保證高精密度，長方形或正方形金屬屏蔽罩又使零組件布局受到一些限制；金屬屏蔽罩不利于零組件更換和故障移位；由于金屬屏蔽罩必須焊在接地面上，而且必須與零組件保持一個適當(dāng)?shù)木嚯x，因此需要占用寶貴的PCB板空間 。 盡可能保證金屬屏蔽罩的完整非常重要，所以進入金屬屏蔽罩的數(shù)字信號線應(yīng)該盡可能走內(nèi)層，而且最好將信號線路層的下一層設(shè)為接地層。RF信號線可以從金屬屏蔽罩底部的小缺口和接地缺口處的布線層走線出去，不過缺口處周圍要盡可能被廣大的

9、接地面積包圍，不同信號層上的接地可藉由多個過孔連在一起。 盡管有以上的缺點，但是金屬屏蔽罩仍然非常有效，而且常常是隔離關(guān)鍵電路的唯一解決方案。 12 電源去耦電路 此外，恰當(dāng)而有效的芯片電源去耦(decouple)電路也非常重要。許多整合了線性線路的RF芯片對電源的噪音非常敏感，通常每個芯片都需要采用高達四個電容和一個隔離電感來濾除全部的電源噪音。(圖一) 最小電容值通常取決于電容本身的諧振頻率和接腳電感，C4的值就是據(jù)此選擇的。C3和C2的值由于其自身接腳電感的關(guān)系而相對比較大，從而RF去耦效果要差一些，不過它們較適合于濾除較低頻率的噪音信號。RF去耦則是由電感L1完成的，它使RF信號無法從

10、電源線耦合到芯片中。因為所有的走線都是一條潛在的既可接收也可發(fā)射RF信號的天線，所以，將射頻信號與關(guān)鍵線路、零組件隔離是必須的。 13 這些去耦組件的實體位置通常也很關(guān)鍵。這幾個重要組件的布局原則是：C4要盡可能靠近IC接腳并接地，C3必須最靠近C4，C2必須最靠近C3，而且IC接腳與C4的連接走線要盡可能短，這幾個組件的接地端(尤其是C4)通常應(yīng)當(dāng)藉由板面下第一個接地層與芯片的接地腳相連。將組件與接地層相連的過孔應(yīng)該盡可能靠近PCB 板上的組件焊盤，最好是使用打在焊盤上的盲孔將連接線電感減到最小，電感L1應(yīng)該靠近C1。 一個集成電路或放大器常常具有一個開集極(open collector)輸

11、出，因此需要一個上拉電感(pullup inductor)來提供一個高阻抗RF負(fù)載和一個低阻抗直流電源，同樣的原則也適用于對這一電感的電源端進行去耦。有些芯片需要多個電源才能工作，因此可能需要兩到三套電容和電感來分別對它們進行去耦處理，如果該芯片周圍沒有足夠的空間，那么去耦效果可能不佳。14 尤其需要特別注意的是:電感極少平行靠在一起，因為這將形成一個空芯變壓器，并相互感應(yīng)產(chǎn)生干擾信號，因此它們之間的距離至少要相當(dāng)于其中之一的高度，或者成直角排列以使其互感減到最小。 電氣分區(qū) 電氣分區(qū)原則上與實體分區(qū)相同，但還包含一些其它因素?，F(xiàn)代行動電話的某些部份采用不同工作電壓，并借助軟件對其進行控制，以

12、延長電池工作壽命。這意味著行動電話需要運行多種電源，而這產(chǎn)生更多的隔離問題。電源通常由連接線(connector)引入，并立即進行去耦處理以濾除任何來自電路板外部的噪音，然后經(jīng)過一組開關(guān)或穩(wěn)壓器，之后，進行電源分配。 在行動電話里，大多數(shù)電路的直流電流都相當(dāng)小，因此走線寬度通常不是問題，不過，必須為高功率放大器的電源單獨設(shè)計出一條盡可能寬的大電流線路，以使發(fā)射時的壓降(voltage drop)能減到最低。為了避免太多電流損耗，需要利用多個過孔將電流從某一層傳遞到另一層。此外，如果不能在高功率放大器的電源接腳端對它進行充分的去耦，那么高功率噪音將會輻射到整塊電路板上，并帶來各種各樣的問題。高功

13、率放大器的接地相當(dāng)重要，并經(jīng)常需要為其設(shè)計一個金屬屏蔽罩。 15 RF輸出必須遠離RF輸入 在大多數(shù)情況下，必須做到RF輸出遠離RF輸入。這原則也適用于放大器、緩沖器和濾波器。在最壞的情況下，如果放大器和緩沖器的輸出以適當(dāng)?shù)南辔缓驼穹答伒剿鼈兊妮斎攵?，那么它們就有可能產(chǎn)生自激振蕩。它們可能會變得不穩(wěn)定，并將噪音和互調(diào)相乘信號(intermodulation products)添加到RF信號上。 如果射頻信號線從濾波器的輸入端繞回輸出端，這可能會嚴(yán)重?fù)p害濾波器的帶通特性。為了使輸入和輸出得到良好的隔離，首先在濾波器周圍必須是一塊主接地面積，其次濾波器下層區(qū)域也必須是一塊接地面積，并且此接地面積

14、必須與圍繞濾波器的主接地連接起來。把需要穿過濾波器的信號線盡可能遠離濾波器接腳也是個好方法。此外，整塊電路板上各個地方的接地都要十分小心，否則可能會在不知不覺中引入一條不希望發(fā)生的耦合信道。(圖二)詳細(xì)說明了這一接地辦法。 16 有時可以選擇走單端(single-ended)或平衡的RF信號線(balanced RF traces)，有關(guān)串音(crosstalk)和EMC/EMI的原則在這里同樣適用。平衡RF信號線如果走線正確的話，可以減少噪音和串音，但是它們的阻抗通常比較高。而且為了得到一個阻抗匹配的信號源、走線和負(fù)載，需要保持一個合理的線寬，這在實際布線時可能會有困難。 緩沖器 緩沖器可以

15、用來提高隔離效果，因為它可把同一個信號分為兩個部份，并用于驅(qū)動不同的電路。尤其是本地振蕩器可能需要緩沖器來驅(qū)動多個混頻器。當(dāng)混頻器在RF頻率處到達共模隔離(common mode isolation)狀態(tài)時，它將無法正常工作。緩沖器可以很好地隔離不同頻率處的阻抗變化，從而電路之間不會相互干擾。 緩沖器對設(shè)計的幫助很大，它們可以緊跟在需要被驅(qū)動電路的后面，從而使高功率輸出走線非常短，由于緩沖器的輸入信號電平比較低，因此它們不易對板上的其它電路造成干擾。 17 壓控振蕩器 壓控振蕩器(VCO)可將變化的電壓轉(zhuǎn)換為變化的頻率，這一特性被用于高速頻道切換，但它們同樣也將控制電壓上的微量噪音轉(zhuǎn)換為微小的

16、頻率變化，而這就給RF信號增加了噪音。總之，在壓控振蕩器處理過以后，再也沒有辦法從RF輸出信號中將噪音去掉。困難在于VCO控制線(control line)的期望頻寬范圍可能從DC到2MHz，而藉由濾波器來去掉這么寬的頻帶噪音幾乎是不可能的；其次，VCO控制線通常是一個控制頻率的反饋回路的一部份，它在很多地方都有可能引入噪音，因此必須非常小心處理VCO控制線。 諧振電路 諧振電路(tank circuit)用于發(fā)射機和接收機，它與VCO有關(guān)，但也有它自己的特點。簡單地說，諧振電路是由一連串具有電感電容的二極管并連而成的諧振電路，它有助于設(shè)定VCO工作頻率和將語音或數(shù)據(jù)調(diào)變到RF載波上。 18

17、所有VCO的設(shè)計原則同樣適用于諧振電路。由于諧振電路含有數(shù)量相當(dāng)多的零組件、占據(jù)面積大、通常運行在一個很高的RF頻率下，因此諧振電路通常對噪音非常敏感。信號通常排列在芯片的相鄰接腳上，但這些信號接腳又需要與較大的電感和電容配合才能工作，這反而需要將這些電感和電容的位置盡量靠近信號接腳，并連回到一個對噪音很敏感的控制環(huán)路上，但是又要盡量避免噪音的干擾。要做到這點是不容易的。 自動增益控制放大器 自動增益控制(AGC)放大器同樣是一個容易出問題的地方，不管是發(fā)射還是接收電路都會有AGC放大器。AGC放大器通常能有效地濾掉噪音，不過由于行動電話具備處理發(fā)射和接收信號強度快速變化的能力，因此要求AGC

18、電路有一個相當(dāng)大的頻寬，這就使AGC放大器很容易引入噪音。 19 設(shè)計AGC線路必須遵守模擬電路的設(shè)計原則，亦即使用很短的輸入接腳和很短的反饋路徑，而且這兩處都必須遠離RF、IF或高速數(shù)字信號線路。同樣，良好的接地也必不可少，而且芯片的電源必須得到良好的去耦。如果必須在輸入或輸出端設(shè)計一條長的走線，那么最好是選擇在輸出端實現(xiàn)它，因為，通常輸出端的阻抗要比輸入端低得多，而且也不容易引入噪音。通常信號電平越高，就越容易將噪音引入到其它電路中。 接地 要確保RF走線下層的接地是實心的，而且所有的零組件都要牢固地連接到主接地上，并與其它可能帶來噪音的走線隔離開來。此外，要確保VCO的電源已得到充分去耦

19、，由于VCO的RF輸出往往是一個相當(dāng)高的電平，VCO輸出信號很容易干擾其它電路，因此必須對VCO加以特別注意。事實上，VCO往往放在RF區(qū)域的末端，有時它還需要一個金屬屏蔽罩。 在所有PCB設(shè)計中，盡可能將數(shù)字電路遠離模擬電路是一個大原則，它同樣也適用于RF PCB設(shè)計。公共模擬接地和用于屏蔽和隔開信號線的接地通常是同等重要的。同樣應(yīng)使RF線路遠離模擬線路和一些很關(guān)鍵的數(shù)字信號，所有的RF走線、焊盤和組件周圍應(yīng)盡可能是接地銅皮，并盡可能與主接地相連。微型過孔（microvia）構(gòu)造板在RF線路開發(fā)階段很有用，它毋須花費任何開銷就可隨意使用很多過孔，否則在普通PCB板上鉆孔將會增加開發(fā)成本，這在

20、大批量產(chǎn)時是不經(jīng)濟的。 20 將一個實心的整塊接地面直接放在表面下第一層時，隔離效果最好。將接地面分成幾塊來隔離模擬、數(shù)字和RF線路時，其效果并不好，因為最終總是有一些高速信號線要穿過這些分開的接地面，這不是很好的設(shè)計。 21Equivalent Circuit Model22 symmetric inductor with center-tap KEY:inductor parameter are describe belowN:number of turns 電感的圈數(shù)W:inductor track width S:spacing between tracks 軌道間距R:inner r

21、adius of inductor 電感內(nèi)徑R1=R2=a*N*DA2+b*N+c*DA+d*N2+eRs1=Rs2=a*N*DA2+b*N+c*DA+d*N2+eC12=a*N+b*N*DA+c*N2+d*DA2+e23Cox1=a*N*DA+bCox2=Cox1Cox3=Cox1+Cox2Rsub1=Rsub2=a/(N*DA)+b/DA+c/N+dRsub3=Rsub1/Rsub2Csub1=1.053e-11/Rsub1Csub2=Csub1L1=L2=a*Nb*DAc*DOd+e*Nf+gexplation:where a ,b,c,d,e,f and g are fitting p

22、arameters,DO is outer diameter and DA(averagdiameter)=(DO+ DI)/2. 24Scaling rules and model parameters of STD with W=15umparameter STDL1=L24.381E-4*N1.731*DA2.228*DO(-1.034)-19.27*N9.96E(-4)+19.34Ls1=Ls20.717*N1.063*DA(-0.104)*DO0.181-0.942*N1.113-0.0492R1=R29.897E-6*N*DA2-0.1242*N+2.602E-5*DA+0.084

23、3*N2+0.717Rs1=Rs23.469E-6*N*DA2+0.87*N+0.00374*DA-0.0366*N2-0.365C1214.87*N-1.424E-3*N*DA-1.239*N2+3.621E-4*DA2-9.075Cox10.0471*N*DA+14.27Cox20.0399*N*DA+15.21Rsub162440/(N*DA)+45261.4/DA+1311.3/N-49.659Rsub2-11417/(N*DA)+172202/DA+866.29/N+130.1225parameter SYM&SYMCTL1=L24.54E-4*N1.492*DA1.866*DO(-

24、0.72)+5.691*N(-0.0965)-5.656Ls1=Ls216.77*N0.205*DA0.0685*DO(-0.0719)-655.2*N0.0502+638.9R1=R27.641E-6*N*DA2-0.394*N-0.00145*DA+0.155*N2+1.067Rs1=Rs24.653E-6*N*DA2+0.136*N+0.00279*DA-0.085*N2-0303C123.208*N+0.0833*N*DA+0.434*N2-5.02E(-5)*DA2-11Cox10.0391*N*DA+10.45Rsub153011/(N*DA)+45116/DA+1666/N-39

25、5.07K0.928*N0.366*DA2.44*DO(-2.574)+0.901*N0.3002-1.2304Lct3.75E-4*N2+0.181625Rct0.075*N+0.645where: STD standard SYM symmetric SYMCT symmetric with center tap26MIM CAP MODEL27Rtop(m ohm)=(8000/(L/W)+150)Ltop(pH)=(w*0.11-L*0.15+10.7)Cmin(fF)=(L*w)*1.025+2*(L+w)*0.2425)Rbot(m ohm)=(3000/(L*w)+(L*w)*2

26、8+268.7+w*11.75)Lbot(pH)=(w*0.13+L*0.43+10.7)For MiM capacitor with metal shield Cox(fF)=(w+0.8)*(L+0.8)+(w+3.4)*4.4)*0.0396+(L+0.8)* 0.01+1.0093)For MiM capacitor without metal shieldCox(fF)=(w+0.8)*(L+0.8)+(w+3.4)*4.4)+(L+0.8+4.4)*1.5) *0.0056+0.2234)Csub(fF)=(w+(0.4+7.1)*2)*(L+(0.4+2.2+4)*2)*0.00

27、22Rsub(ohm)=29545/(w+(0.4+7.1)*2)*(L+(0.4+2.2+4)*2) where: L : Length of top plate metal in um W: Width of top plate metal in um28Parameter table of MIM without shield modelMIM(uM2)Cmin (fF) Ltop (PH) Rtopmohm Lbot (PH) Rbotmohm Cox (fF) Rsub(ohm) Csub (fF)30 x30951.6 9.5158.9 9.5625.5 6.7 15.2 4.32

28、5x25664.9 9.7162.8 9.7595.3 4.9 19.3 3.415x15245.2 10.1185.6 10.1486.3 2.2 34.9 1.910 x10112.2 10.3230.0 10.3444.2 1.3 50.9 1.3 5x530.5 10.5470.0 10.5475.5 0.7 81.2 0.85x1058.5 9.8310.0 9.8443.5 0.9 63.7 1.0 5x20114.6 8.3230.0 8.3469.5 1.3 44.5 1.55x30170.7 6.8203.3 6.8515.5 1.7 34.2 1.910 x30326.9

29、7.3176.7 7.3480.2 2.7 27.4 2.410 x20219.6 8.8190.0 8.8457.2 2.0 35.6 1.829Parameter table of MIM with shield modelMIM(uM2)Cmin (fF) Ltop (PH) Rtopmohm Lbot (PH) Rbotmohm Cox (fF)30 x30951.6 9.5158.9 9.5625.5 44.725x25664.9 9.7162.8 9.7595.3 32.615x15245.2 10.1185.6 10.1486.3 14.310 x10112.2 10.3230.

30、0 10.3444.2 8.1 5x530.5 10.5470.0 10.5475.5 3.95x1058.5 9.8310.0 9.8443.5 5.15x20114.6 8.3230.0 8.3469.5 7.55x30170.7 6.8203.3 6.8515.5 9.910 x30326.9 7.3176.7 7.3480.2 16.810 x20219.6 8.8190.0 8.8457.2 12.430MOS MODELThe bias conditions are:1.8v NMOS:|vgs|:0.51.8v,|vds|:0.61.8v,|vbs|:01.8v1.8v PMOS

31、:|vgs|:0.61.8v,|vds|:0.61.8v,|vbs|:01.8v3.3v N/PMOS:|vgs|:0.83.3v,|vds|:0.83.3v,|vbs|:03.3v for the 1.8v N/PMOS the valid gate length ranges from 0.180.5um and the valid gate width per finger ranges from 1.58um,the valid finger numbers range from 164.the 3.3v N/PMOS devices are valid with length 0.3

32、50.5um for PMOS and with width of 1.58um.the valid finger numbers range from 164.31When the total power of the device is higher than0.21w,self-heating effect will occur,it will degrate the deviceperformance .therefore the maximum power of power valid range is limited up to 0.21w.Attention:The MOSFET

33、was designed as a two-port network where bulk and source are both RF grounded ,the gate isat port1 and the drain is at Port2. Two-port S-parametermeasurment was performed with frequency sweep from100MHz to 20.1GHz.32Description of equivalent circuit is summarized below:1)The intrinsic MOS is from 0.

34、18um logic MOS models andthe junction diodes in the intrinsic MOS are disabled by setting AS,AD,PS and PD to zero.2)Rsb,Rdb and Rb to model the substrate resistance.3)Csb,Cdb and Cb to model the substrate capacitance. 4)Rg to model the effective gate resistance.5)Two external drain to bulk junction

35、diodes,one(Djdb_f)models the area and field-edge sidewall diode and the other (Djdb_g)models gate-edge sidewall dixde.6)Two external source to bulk junction diodes,one(Djsb_f)models the area and field-edge sidewall diode and the other (Djsb_g)models gate-edge sidewall dixde.337)Rd and Rs to model th

36、e parasitic resistance of the metal routingconnected to the drain/source of the MOS transistor .The 1.8v and 3.3vMOSFETs share the same equations for Rd and Rs calculations.8)Cgs,Cgd and Cds to model the parasitic capacitance from the metalrouting connected to the gate/drain/source of the MOS transi

37、stor.The1.8v and 3.3v MOSFETs share the same equations for claculation ofCgs,Cgd and Cds. Element Scaling Equation (N:number of gate fingers)NMOS Rd(ohm)0.005417*(L*1e6+0.54)*(Nd+2/Nd)+0.0929*(w*1e6+2.94)/Nd+1.625/(1.43+(Nd-1)*(L*1e6-0.54)where Nd=int(N+1)/2) Rs(ohm)(0.0325*(L*1e6+0.54)*(2*Ns+1/Ns3)

38、+8.666/Ns+0.4485)/(w*1e6) where Ns=int(N/2+1)34Rg(ohm)0.539*w/N/L+0.146/N/(L*1e6)+17.86/N+584.9*L/N/M+3.48 Cgs(fF)1.649*N*(L*1e6+0.54)/(0.1*w*1e6+4.0)+0.158*w*1e6+0.737 Cgd(fF)0.181*N*L*1e6+0.153*N+0.331 Cds(fF)0.0713+0.0842*N*w*1e6/(L*1e6+0.9)+1.051*N*(L*1e6+0.54)/(w81e6+9.8)Rdb(ohm)2570*L/w/N/2Rsb

39、(ohm)2570*L/w/N/2Rb(ohm)(2570*lt/12+4597*1.84/2)*(2570*w*1e6/12+4597*3.37/2)/(lt*(2570*lt/12+4597*1.84/2)+w*1e6*(2570*w*1e6/12+4597*3.37/2)where lt=N*(L*1e6+0.54)+4.66 Cdb(fF)159/Rdb Csb(fF)159/Rdb35sub-circuit element for 1.8v nominal Vt PMOS transistor ElementScaling Equation (N:number of gate fin

40、gers) PMOS Rd(ohm)0.005417*(L*1e6+0.54)*(Nd+2/Nd)+0.0929*(w*1e6+2.94)/Nd+1.625/(1.43+(Nd-1)*(L*1e6-0.54)where Nd=int(N+1)/2) Rs(ohm) (0.0325*(L*1e6+0.54)*(2*Ns+1/Ns3)+8.666/Ns+0.4485)/(w*1e6) where Ns=int(N/2+1) Rg(ohm)1.098*w/N/L-22.52/N/(L*1e6)+100.15/N+1190.3*L/N/M+2.82 Cgs(fF)1.649*N*(L*1e6+0.54

41、)/(0.1*w*1e6+4.0)+0.158*w*1e6+0.737 Cgd(fF)0.181*N*L*1e6+0.153*N+0.331 Cds(fF)0.0713+0.0842*N*w*1e6/(L*1e6+0.9)+1.051*N*(L*1e6+0.54)/(w81e6+9.8)Rdb(ohm)410*L/w/N/2Rsb(ohm)410*L/w/N/2Rb(ohm)(410*lt/12+524*1.84/2)*(410*w*1e6/12+524*3.37/2)/(lt*(410*lt/12+524*1.84/2)+w*1e6*(410*w*1e6/12+524*3.37/2) whe

42、re lt=N*(L*1e6+0.54)+4.6636 Cdb(fF)21.6/Rdb Csb(fF)21.6/Rdb Cb(fF)21.6/RdbDevice4x1.5x0.1816x1.5x0.1864x15x0.1816x1.5x0.354x5x0.1816x5x0.1864x5x0.18Rd(ohm)0.9740.3350.2060.3031.1360.3760.201Rs(ohm)2.2771.1771.4571.2320.6830.3530.437Rg(ohm)26.829.314.9413.3017.156.904.33Cgs(fF)2.125.5519.286.632.585.

43、7518.41Cgd(fF)1.073.3012.213.791.073.3012.21Cds(fF)0.813.0111.843.011.847.1328.29Rdb/Rsb38.559.642.4118.7411.572.890.72 Rb839.4454.4156.5396.2584.5402.4164.3Cdb/Csb4.116.566.08.513.755.0220.0Cb(fF)0.190.351.020.400.270.400.9737Sub-circuit elements for3.3v nominal Vt N/PMOS transistor in triple-wellE

44、lement(diffent)scaling Equaltion(N:number of gate fingers) NMOS Rg(ohm)-0.275*w/N/L-0.226/N/(L*1e6)+37.018/N+151.2*L/N/w+4.299Element (diffent)Scaling Equaltion (N:number of gate fingers) PMOSRg(ohm)-0.434*w/N/L-20.75/N/(L*1e6)+122.3/N+158.51*L/N/w+3.096Djdb_fDjdb_g and Djsb_f Djdb_gThe statistical

45、model is extracted from 1000 sets of electrical parameters,Each setof data contains the information of Vt,Idsat,Idlin,Ioff,Gds,Gm and Gamma for fourdimension ,Wmax/Lmax,Wmax/Lmin,Wmin/Lmax,Wmax/Lmin.All dustributions andparameter correlation are modeled according to these 1000 data sets,After determ

46、iningstatistcal correlations based on the 1000 data sets,a bigger data set of Idsat for Wmax/Lmin is used to find a stretch factor to cover the process variation ,In the words,theextracted correlations are prereserved from a smaller size of statistical data and the final 3-sigma is decided by a larg

47、er size of statistical data.There are four key component parameter,A1A4,to control all 3-sigma spice modelparameter.when users run Monte Carlo,these four parameters randomly vary accordingto the Gaussian distribution.38MOS VARACTOR MODELModel Usage guideTwo sets of MOS Varactor of 1.8v and 3.3v are

48、modele basedon two-port S-parameter measurement and Y-parameter fitting.It is designed as a two-port network where the bulk is connectedto a ground node via P-substrate,Two-port S parameter was measured with frequence sweep from 50MHz to 20.05GHz.Anopen pad test structure measurement is conducted to

49、 de-embedthe probe pad through Y-parameter.39Equivalent Circuit Model40The definitions of the parametersLgate:Overall inductance of port 1 Vias and Gate.Lsd: Overall inductance of port 2 Vias and Bulk.Rgate:Resistance of the unit cell vias/contacts at port1 and Gate.Rsd:Resistance of the unit cell v

50、ias/contacts at port 2 and Buld.Cgate:Variable Capacitance of the MOS Varactor.Cgmin:capacitance at most reverse biasdCg:capacitive coefficientVg:voltage difference across the CgatedVg:voltage coefficient Vgnorm:voltage coefficient Cpar:Parasitic Capacitance of the MOS Varactor from overlap andinter

51、connect capacitanceDnwpsub:Diode existing between N-well and P-wellRsub:P-substrate resistanceCsub:P-substrate capacitance41 Extracted parameters of 1.8V MOS varactors Lgate(6.8102/finger)-0.9093)*group+46.312)*1.0e-12 Rgate(0.9667/finger)+0.0198)*group)+(2.6294/finger)+0.2826)*(1+4.963e-3*dt-5.684e

52、-6*dt2) Rsd(-16.684/finger)-0.3366)/(group*group)+(49.102/finger)+0.9459)/group)-(4.8613/finger)+0.3796)*(1+4.963e-3*dt-5.684e-6*dt2 Lsd(6.8102/finger)-0.9093)*group+46.312)*1.0e-12 Rsub(5500/(1.04*finger+2.54)+(3.12*group+1.38)*(1+9.277e-3*dt+3.603e-5*dt2) Csub(1.91455*(1.04*finger+2.54)+(3.12*grou

53、p+1.38)*1.0e-15 Cpar1.507427*finger*group*1.0e-15*(1+1.449e-4*dt+2.589e-7*dt2 Cgmin(0.3055*finger+0.0226)*group+0.04)*1.0e-14*(1+1.449e-4*dt+2.589e-7*dt2) dCg(0.3388finger-0.14)*group-0.08)*1.0e-14*(1-1.453e-4*dt+1.762e-8*dt2) dVgs-0.08697*(1+3.484e-4*dt) Vgnorm0.38*(1+1.053e-3*dt) Area(1.04*finger+

54、2.54)*(3.12*group+1.38)*1.0e-12 PJ2*(1.04*finger+2.54)+(3.12*group+1.38)*1.0e-642Extracted parameters of 3.3V MOS varactors Lgate(6.8102/finger)-0.9093)*group+46.312)*1.0e-12 Rgate(0.9667/finger)+0.0198)*group)+(2.6294/finger)+0.2826)*(1+4.963e-3*dt-5.684e-6*dt2) Rsd(-16.684/finger)-0.3366)/(group*g

55、roup)+(49.102/finger)+0.9459)/group)-(4.8613/finger)+0.3796)*(1+4.963e-3*dt-5.684e-6*dt2) Lsd(6.8102/finger)-0.9093)*group+46.312)*1.0e-12 Rsub(5500/(1.04*finger+2.54)+(3.12*group+1.38)*(1+9.277e-3*dt+3.603e-5*dt2) Csub(1.91455*(1.04*finger+2.54)+(3.12*group+1.38)*1.0e-15 Cpar1.160281*finger*group*1

56、.0e-15*(1+9.459e-5*dt+3.469e-7*dt2) Cgmin(0.2668*finger+0.0336)*group+(0.015091*finger-0.12469)*1.0e-14*(1+9.459e-5*dt+3.469e-7*dt2) dCg(0.3388finger-0.14)*group-0.08)*1.0e-14*(1-1.453e-4*dt+1.762e-8*dt2) dVgs-0.1758*(1+1.38e-3*dt) Vgnorm0.55*(1+1.45e-3*dt) Area(1.04*finger+2.54)*(3.12*group+1.38)*1

57、.0e-12 PJ2*(1.04*finger+2.54)+(3.12*group+1.38)*1.0e-643Model usage guide and test structure Two sets of junction varactors are modeled based on2-port S-parametermeasurement and Y-parameter fitting.Oneset is scalable with number ofstrip from 1 to 50 with 40um width;the other is scalable with width f

58、rom20umto 60um with 36 strips.The length of the junction varactor is 0.42um forboth two sets.They are modeled with the same equivalent circuit.It isdesigned as a two-port network where the bulk is connected to a DC biasvia deep N-well.Two-port S-parameter was performed with frequency sweep from 100M

59、Hz to 20.1GHz.The anode is the P+ region and the number of sripes represents the P+region.An Open pad test structuremeasurement is conducted to de-embed the probe pad and a short teststructure is measured to de-embed the shunt element through Y-parameter.44Equivalent circuit model45L1(and L2):the in

60、ductance of port1 (and port2)elecrodeR1(and R2):the resistance of port1 (and port2)elecrodeD1:the diode between P+ and N-wellD2:the diode between N-well and P-substrateRsub:P-substrate resistanceCsub:P-substrate capacitance Element Scaling rules for W=40um EquationR1&R2(ohm)-7.759/nr3+5.767/nr2+5.47