數(shù)字系統(tǒng)設(shè)計方法課件

1、數(shù)字系統(tǒng)設(shè)計方法參考文獻王金明，楊吉斌編著，數(shù)字系統(tǒng)設(shè)計與Verilog HDL，電子工業(yè)出版社，20022022/8/221清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/222清華大學電子工程系羅嶸制作引言數(shù)字系統(tǒng)的優(yōu)點數(shù)字系統(tǒng)的應(yīng)用數(shù)字系統(tǒng)的發(fā)展2022/8/223清華大學電子工程系羅嶸制作優(yōu)點Digital systems are generally easier to designInformation storage is easyAccuracy and precision are easier to maintain through

2、out the systemOperation can be programmedDigital circuits are less affected by noiseMore digital circuitry can be fabricated on IC chips2022/8/224清華大學電子工程系羅嶸制作優(yōu)點易于設(shè)計易于存儲精確度高可編程工作穩(wěn)定度高，抗干擾能力強便于大規(guī)模集成，芯片面積小2022/8/225清華大學電子工程系羅嶸制作引言數(shù)字系統(tǒng)的優(yōu)點數(shù)字系統(tǒng)的應(yīng)用數(shù)字系統(tǒng)的發(fā)展2022/8/226清華大學電子工程系羅嶸制作應(yīng)用對信息進行處理、傳輸計算機家用電器便攜式設(shè)備醫(yī)療設(shè)備軍

3、用設(shè)備2022/8/227清華大學電子工程系羅嶸制作引言數(shù)字系統(tǒng)的優(yōu)點數(shù)字系統(tǒng)的應(yīng)用數(shù)字系統(tǒng)的發(fā)展2022/8/228清華大學電子工程系羅嶸制作發(fā)展器件和集成技術(shù)的發(fā)展器件發(fā)展摩爾定律IC芯片IC發(fā)展藍圖代表性IC芯片2022/8/229清華大學電子工程系羅嶸制作摩爾定律Moores LawThe observation made in 1965 by Gordon Moore, co-founder of Intel, that the number of transistors per square inch on integrated circuits had doubled every

4、 year since the integrated circuit was invented. Moore predicted that this trend would continue for the foreseeable future. In subsequent years, the pace slowed down a bit, but data density has doubled approximately every 18 months, and this is the current definition of Moores Law, which Moore himse

5、lf has blessed. Most experts, including Moore himself, expect Moores Law to hold for at least another two decades.大約每18個月，芯片的集成度提高1倍，而功耗下降1半2022/8/2210清華大學電子工程系羅嶸制作集成電路發(fā)展預(yù)測(ITRS2001)年份2001200220032004200520062007特征尺寸(nm)15013010790807065工作頻率(MHz)1684231730883990517356316739晶體管數(shù)(M/cm2)891121421782252

6、83357電源電壓(V)1.11.01.00.90.90.70.7International Technology Roadmap for Semiconductors2022/8/2211清華大學電子工程系羅嶸制作IC發(fā)展的特點集成度越來越高，功能越來越多，芯片設(shè)計越來越復(fù)雜；特征尺寸不斷減小，集成電路中的互連線密度不斷提高，線寬和間距越來越小，互連線逐漸成為決定芯片性能的主要因素；工作頻率不斷提高，這使得集成電路的信號延時敏感度提高；電源電壓被不斷降低，雖然低電壓能夠有效降低芯片的功耗，但是同時也降低了集成電路的噪聲容限； 2022/8/2212清華大學電子工程系羅嶸制作代表性芯片微處理器

7、Microprocessor可編程邏輯器件PLD數(shù)字信號處理器Digital Signal Processor存儲芯片RAM/ROM光電集成芯片Optical Electronic IC2022/8/2213清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/2214清華大學電子工程系羅嶸制作設(shè)計方法半導(dǎo)體技術(shù)和計算機技術(shù)PLD器件和EDA技術(shù)兩種系統(tǒng)方法Top-downBottom-up兩種芯片版圖方法正向逆向2022/8/2215清華大學電子工程系羅嶸制作自上而下自頂向下設(shè)計方式設(shè)計流程設(shè)計驗證修改設(shè)計再驗證優(yōu)缺點完全實現(xiàn)設(shè)計要求需要反復(fù)多次設(shè)計流

8、程速度、功耗、價格和可靠性都較為合理占據(jù)系統(tǒng)設(shè)計的主流地位2022/8/2216清華大學電子工程系羅嶸制作自上而下設(shè)計方式系統(tǒng)級設(shè)計功能級描述功能仿真門級描述時序仿真功能模塊的劃分與定義功能描述轉(zhuǎn)換成門級描述檢查時序是否正確（延時）2022/8/2217清華大學電子工程系羅嶸制作自下而上傳統(tǒng)的積木式設(shè)計在自下而上的設(shè)計中有時要用到自下而上的方法缺點：對整個系統(tǒng)缺乏規(guī)劃2022/8/2218清華大學電子工程系羅嶸制作自下而上設(shè)計方式建立基本單元庫構(gòu)成功能塊仿真設(shè)計成系統(tǒng)仿真2022/8/2219清華大學電子工程系羅嶸制作正向設(shè)計自上而下設(shè)計流程系統(tǒng)描述功能設(shè)計邏輯設(shè)計電路設(shè)計版圖設(shè)計芯片制造封裝

9、測試芯片規(guī)劃：功能，性能，功耗，成本，尺寸，工藝行為特性：時序圖，狀態(tài)機和模塊連接圖邏輯結(jié)構(gòu)：綜合和優(yōu)化設(shè)計結(jié)果晶體管級：元件的電性能物理設(shè)計：幾何表示流片：工藝線上加工已驗證的版圖設(shè)計結(jié)果測試是否符合設(shè)計規(guī)劃2022/8/2220清華大學電子工程系羅嶸制作逆向設(shè)計輔助的設(shè)計方法設(shè)計流程已有芯片功能圖邏輯圖正向設(shè)計原理圖芯片版圖實現(xiàn)/改進芯片2022/8/2221清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/2222清華大學電子工程系羅嶸制作EDA技術(shù)的功能計算機技術(shù)、微電子技術(shù)和數(shù)學系統(tǒng)級、邏輯級和物理級范圍低頻高頻；線性非線性；模擬數(shù)字混合；

10、PCB設(shè)計芯片設(shè)計2022/8/2223清華大學電子工程系羅嶸制作EDA技術(shù)的應(yīng)用系統(tǒng)級設(shè)計PLD開發(fā)模擬電路設(shè)計PCB設(shè)計版圖設(shè)計混合電路設(shè)計綜合和仿真數(shù)字電路設(shè)計邏輯級設(shè)計EDA工具2022/8/2224清華大學電子工程系羅嶸制作EDA技術(shù)（1）3個發(fā)展階段CAD1970sPC未普及，功能較弱CAE1980sPC開始普及，集成電路規(guī)模發(fā)展，功能逐步完善EDA1990s制造工藝技術(shù)發(fā)展，功能強大2022/8/2225清華大學電子工程系羅嶸制作EDA技術(shù)（2）現(xiàn)代EDA的發(fā)展方向落后于制造工藝技術(shù)智能性更高，功能更強，高層綜合軟硬件協(xié)同設(shè)計根據(jù)系統(tǒng)功能，劃分成軟件(C語言)和硬件（HDL）統(tǒng)一

11、的描述語言System C完善的設(shè)計驗證工具2022/8/2226清華大學電子工程系羅嶸制作系統(tǒng)級（IP模塊）寄存器級（HDL描述）邏輯門級（邏輯圖）晶體管級（原理圖）版圖級（物理版圖）復(fù)雜度設(shè)計效率2022/8/2227清華大學電子工程系羅嶸制作EDA技術(shù)（3）現(xiàn)代EDA的特點用HDL進行系統(tǒng)描述與工藝無關(guān)，語言的標準化和描述能力適合大規(guī)模系統(tǒng)設(shè)計，可重用設(shè)計高層綜合和優(yōu)化系統(tǒng)級綜合和優(yōu)化，支持自上而下的設(shè)計方法設(shè)計周期短，設(shè)計效率高并行工程（CE）設(shè)計Concurrent Engineering系統(tǒng)化、集成化、并行化開放性和標準化多種多廠商EDA工具標準的軟件平臺框架2022/8/2228

12、清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/2229清華大學電子工程系羅嶸制作IPIntellectual Property類型典型的IP核虛擬器件：門級和寄存器級的HDL代碼微處理核MPU，DSP核，Memory核虛擬接口：系統(tǒng)級代碼Ethernet，USB，PCI，IEEE13942022/8/2230清華大學電子工程系羅嶸制作IP類型軟核在寄存器和門級用HDL描述電路功能接口、算法、編譯碼和加密設(shè)計使用靈活，成本低，可預(yù)測性差硬核基于設(shè)計工藝用版圖形式描述電路功能存儲器、模擬器件成本高，可靠性高，效率高固核介于軟核和硬核之間2022/8/

13、2231清華大學電子工程系羅嶸制作SOCSystem-On-a-Chip一個完整的系統(tǒng)集成在一個芯片上實現(xiàn)方式全定制PLD半定制2022/8/2232清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/2233清華大學電子工程系羅嶸制作實現(xiàn)方式器件的選擇性能、設(shè)計周期和成本兩種全定制Full-customIC設(shè)計（通用集成電路）ASIC設(shè)計速度高，功耗低，面積??；設(shè)計周期長，成本高半定制Semi-customPLD方便靈活，可在實驗室反復(fù)修改，價格低；速度較慢，面積較大2022/8/2234清華大學電子工程系羅嶸制作Digital SystemsStandard LogicASICMicroprocessors & DSPTTLCMOSECLPLDGate ArrayFull CustomStandard CellSemi Custom2022/8/2235清華大學電子工程系羅嶸制作內(nèi)容引言設(shè)計方法EDA技術(shù)IP與SOC實現(xiàn)方式設(shè)計方式2022/8/2236清華大學電子工程系羅嶸制作設(shè)計方式圖形小規(guī)模，設(shè)計軟件有相應(yīng)的庫基于硬件描述語言Verilo