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文檔簡介

西安郵電學院計算機系Verilog HDL 硬件設計基礎 電子工程學院 微電子學系 劉鎮(zhèn)弢 三號實驗樓501室 教學安排 總學時：48，講課：32學時，實驗：16學時 實驗一：熟悉modelsim 2 學時 實驗二：選擇器、比較器、計數(shù)器4 學時 實驗三：CPU接口設計4 學時 實驗四：先行進位加法器設計2 學時 實驗五：序列檢測/交通控制燈 4 學時教材：verilog HDL 數(shù)字設計與綜合samir palnitkar著， 夏宇聞等譯，電子工業(yè)出版社 Verilog數(shù)字系統(tǒng)設計教程 夏宇聞編， 北京航空航天大學出版社課程簡介 本課程學習利用硬件描述語言（Verilog HDL）設計復雜數(shù)字邏輯電路與系統(tǒng)的技術和方法。重點介紹有關Verilog HDL建模、仿真、綜合以及TOP_DOWN設計流程等現(xiàn)代設計思想、技術和方法。 教學方式及考核教學方式 課堂講授 實驗考核規(guī)則 實驗 20% 期末考試 70% 平常表現(xiàn) 10% 其它參考資料Verilog HDL實用教程 張明編著電子科技大學出版社Verilog HDL 硬件描述語言 （美）J.Bhasker 著 徐振林 等譯 機械工業(yè)出版社Verilog HDL 高級數(shù)字設計 （美

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