含異步清零和同步使能的加法計數(shù)器設(shè)計與仿真

1、實驗二含異步清零和同步使能的加法計數(shù)器并用數(shù)碼管顯示一、實驗?zāi)康?、了解二進制計數(shù)器的工作原理。2、進一步熟悉QUARTUSII軟件的使用方法和VHDL輸入。3、時鐘在編程過程中的作用。二、實驗內(nèi)容本實驗要求完成的任務(wù)是在時鐘信號的作用下，通過使能端和復(fù)位信號來完成加法計數(shù)器的計數(shù)。實驗中時鐘信號使用數(shù)字時鐘源模塊的1HZ信號，用一位en表示使能端信號，用復(fù)位開關(guān)rest表示復(fù)位信號，用LED模塊的LED1LED7來表示計數(shù)的二進制結(jié)果。實驗LED亮表示對應(yīng)的位為1LED滅表示對應(yīng)的位為0。通過輸入不同的值模擬計數(shù)器的工作時序，觀察計數(shù)的結(jié)果。實驗箱中的撥動開關(guān)、與FPGA的接口電路，LED燈

2、與FPGA的接口電路以及撥動開關(guān)、LED與FPGA的管腳連接在實驗一中都做了詳細說明，這里不在贅述。三實驗步驟1、打開QUARTUSII軟件，新建一個工程。2、建完工程之后，再新建一個VHDLFile，打開VHDL編輯器對話框。3、在VHDL編輯窗口編寫VHDL程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityexp4isco:outstd_logic;key:inledag:outdel:outoutoutport(clk,clr,

3、en:instd_logic;std_logic_vector(3downto0);std_logic_vector(6downto0);std_logic_vector(3downto0);endexp4;architecturewhbkrcofexp4issignaldount:std_logic_vector(3downto0);beginprocess(clk)beginifclkeventandclk=1thenifclr=1thendount0);elsifen=1thenifkey=1111thendount=0000;co=1;elsedount=dount+1;co=0;en

4、dif;endif;endif;delledagledagledagledagledagledagledagledagledagledagledagledagledagledagledagledagnull;endcase;endprocess;endwhbkrc;(4)分配管腳0AIIIffllUhdllLnmD皿nnoobA咖EDA-.AOOOOOOOOQlIjOOOOOOOOAS/OOOVOffiVoOOAVOOOCooooAAooAmAo7vooooc300A?vVO0000)0qAAVRoocooovoodVAVAvoooAocoooooQ?Jy:：.V,!LOQooovccnmAo

5、-oqq.J：n30O00/W./OOAOOOiWi.ooyooooovA-cotQ-OQOWDOAOVAAOOOlOOVOVWOOA-oooooaooqO-.OOQQQ0AVO/VXAAO閃0OAVO00OOOOUOoOOO-QOacooooooSooQooocFilegditViewFrojactAssigrunentmFrocessingToolsWindowHtlpEDA|MessageTypeEntity險CycloneII:EF2C35F48-4C8MH*:t-hforregisterrrcqiOrr(datapin=rrenrclockpin=rrclkrr；iis-5.001n

6、s:QuartilsIIClassicTimingAnalyzerwassuccessEul.0errorsT1warningProjectNavigatorStatus醤EDA.vhd|參PinPlannerNamed:InfoInfoTopView-WireBondCycloneII-EP2C35F484C8EZZI恰臥inGroups二Named:ModuleFrogreAssemblerClassicTimingAiLalyzerEIIAffetlistWriterFullCompi1ationAiualysis&lSjtlth日三izFitterOutpLMuchNarine尋田cq

7、3.OI1QOAVOO1-Vvooooc.Q、E淪HVoAVAVoooAoc/vJvC.-ViOOQoOOVCCvocACC：500?OOCgo心fNodeNameDirectionLot日tioriI/OBankVrefGroup1dkInputPINL22B2N12EtcoutOutputPINB20斗B4N03cq3OutputPINB13斗B4N1斗cq2OutputPINE113B3N05EtcqlOutputPINA113B3N06cqOOutputPINE93B3N07enInputPINE15斗B4N08retInputPINF83B3N19Filter:|Pins:all三5）功能仿真Simillationmcde:Fijxlctioil：=i1MasterTimeBar:14.0nsIdPo