實驗一ISE安裝和開發(fā)流程

1、FPGA實驗培訓(xùn)講義利用RCII-SP3S400開發(fā)板做FPGA實驗，應(yīng)具備一些條件：1、應(yīng)用此開發(fā)板應(yīng)該具備的基礎(chǔ)知識1）HDL相關(guān)知識：Verilog或FPGA的設(shè)計與應(yīng)用涉及到軟件和硬件相關(guān)的知識，要求學(xué)員具備了一定的VHDL基礎(chǔ)。如果沒有這方面的基礎(chǔ)，可以利用課余時間把相關(guān)內(nèi)容補(bǔ)上。2）電路相關(guān)知識：由于用FPGA開發(fā)板做實驗，可能要涉及到硬件的測試等，這要求學(xué)員對開發(fā)板的整個結(jié)構(gòu)和原理圖要有個充分的了解，有利于硬件的調(diào)試和測試。3）接口協(xié)議該開發(fā)板提供了相關(guān)標(biāo)準(zhǔn)接口，如串口、LCD、USB等，如果要用這些接口，希望對大家能對這些接口協(xié)議有了基本的了解，有助于相關(guān)實驗的進(jìn)行。4）FPG

2、A知識對FPGA的內(nèi)部結(jié)構(gòu)和相關(guān)資源的了解，能充分利用FPGA的資源，可加速實驗的進(jìn)展。所以建議學(xué)員對FPGA的基本結(jié)構(gòu)和性能有個大體了解。2、使用開發(fā)板前的準(zhǔn)備工作：1）設(shè)計軟件的安裝使用此開發(fā)板前，首先確保已安裝了相關(guān)的設(shè)計軟件，在開發(fā)包中提供現(xiàn)在主流的一些設(shè)計軟件，包括：ISE12.2、ModelSim、Synplify,ChipScope和XilinxEDK,其中ISE12.2為Xilinx公司專門用于FPGA開發(fā)的工具，ModelSim和Synplify是目前應(yīng)用比較廣泛的仿真工具和綜合工具，ChipScopePro是一個功能很強(qiáng)大的在線邏輯分析工具，在FPGA的調(diào)試階段很有用，如果

3、沒有安裝這些軟件，請先安裝上述軟件。建議先裝ISE，再裝其它的輔助工具。2）熟悉開發(fā)板的硬件環(huán)境對照開發(fā)板，了解一下FPGA外圍器件和接口的配置，對電路板的整體情況有個了解，便于以后的開發(fā)。特別是FPGA的供電電路以及以后做相關(guān)FPGA的開發(fā)。3）利用本開發(fā)板進(jìn)行FPGA實驗的安排利用本開發(fā)板的實驗分為四個節(jié)點，不同的節(jié)點側(cè)重點不同，不同。下面給出學(xué)習(xí)建議：第一節(jié)點為基本實驗。通過這部分實驗，希望學(xué)員能夠掌握參照提供的原理圖，從設(shè)計到驗證再到最后的實現(xiàn)，主要是熟悉FLASH的配置方法，有助于學(xué)習(xí)的內(nèi)容和深度也有所FPGA開發(fā)的一個基本的流程，XilinxFPGA設(shè)計工具ISE的使用。通過Ver

4、ilog或VHDL源代碼的輸入，設(shè)計譯碼器邏輯功能，熟悉FPGA的基本設(shè)計流程。第二節(jié)點為存儲器IP實驗，通過這部分實驗，了解如何利用FPGA內(nèi)部的BlockRAM資源和FPGA外圍電路中經(jīng)常用到的幾種存儲器SRAM、SDRAM、FIFO和FLASH,掌握利用開發(fā)工具所提供的存儲器IP核來實現(xiàn)存儲器的設(shè)計和使用。第三節(jié)點為設(shè)計實驗，在第一節(jié)點和第二節(jié)點的基礎(chǔ)上，利用Verilog或VHDL適合分層設(shè)計的思想，通過采用存儲器IP核和相關(guān)邏輯實現(xiàn)FIFO功能，學(xué)習(xí)如何利用FPGA來實現(xiàn)比較復(fù)雜器件功能。第四節(jié)點為接口設(shè)計實驗，這一部分內(nèi)容有一定的難度，是前幾部分的綜合運用。首先在FPGA內(nèi)實現(xiàn)一個

5、FIFO；再在FPGA內(nèi)設(shè)計一個接口邏輯電路可實現(xiàn)ARM對FIFO讀寫操作，通過編寫ARM程序?qū)崿F(xiàn)對FIFO的讀寫。通過這幾個節(jié)點的實驗，使得大家對FPGA的設(shè)計有個比較全面的了解，從簡單到復(fù)雜，由淺入深，能夠自己獨立的完成設(shè)計。FPGA的學(xué)習(xí)涉及很多內(nèi)容，不是一朝一夕就能精通的，需要付出艱辛的努力，希望這套開發(fā)系統(tǒng)能夠讓給您有一個好的開始，為您未來的學(xué)習(xí)打下比較堅實的基礎(chǔ)。請記住下面的一些經(jīng)驗要開發(fā)FPGA，不僅需要熟練掌握verilogHDL語言，還需要了解FPGA芯片結(jié)構(gòu)、專用模塊和其底層內(nèi)嵌單元（全局時鐘網(wǎng)絡(luò)、DLL模塊、DCM模塊、內(nèi)嵌的塊存儲單元、硬核乘法器、高速收發(fā)器和嵌入式處理

6、器等）的使用方法。實用的FPGA設(shè)計方法把verilogHDL看成是一種膠合物，將芯片特有的組件融合電路來實現(xiàn)，再用具體合適的語言去描述，而不是憑空寫verilog代碼。其中，只有這樣才能進(jìn)行高效的開發(fā)，達(dá)到事半功倍的效果。RTL級模型，選擇具體的物理面向硬件的設(shè)計思維就是指將具體功能形成硬件的語法和語句，更多的要積累實踐經(jīng)驗，一定要注意調(diào)試過程中對相關(guān)問題和結(jié)論進(jìn)verilogHD的并不是所有用verilogHDL語言寫的程序都是硬件可綜合的。用verilogHDL語言來編程必須采用良好的代碼風(fēng)格；不僅在于了解行積累，才能逐步形成優(yōu)秀的代碼設(shè)計風(fēng)格。充分合理地利用約束文件。FPGA的可編程特

7、性使PCB設(shè)計、加工和FPGA設(shè)計可同時進(jìn)行，不必等到FPGA管腳位置完全確定后再進(jìn)行，節(jié)省系統(tǒng)開發(fā)時間。在高速FPGA設(shè)計開發(fā)時，一定要重視時序！4、使用開發(fā)板的注意事項使用此開發(fā)板需要注意以下幾個問題：1）供電問題。開發(fā)系統(tǒng)為開發(fā)板提供了一個5V的電源，請勿使用其他電源，以免電壓不符導(dǎo)致開發(fā)板損壞。另外，在開發(fā)板電源邊上有一個開關(guān)，用戶可以不必每次插拔電源，只需用此開關(guān)來控制即可。2）請不要在上電時插拔各種接口，如JTAG、串口、VGA口、USB等3）帶電測量時千萬要小心不要引起電路短路實驗一、ISE安裝和開發(fā)流程一、了解軟件的功能和組成Xilinx公司的ISE軟件是一套以開發(fā)Xilinx

8、公司的能夠給用戶提供一個無需借助任何第三方從設(shè)計輸入到綜合、布線、仿真、下載的全套解決方案EDA軟件，但其也可以很方便地與其他FPGA&CPLD的集成開發(fā)軟件，它，其工作流程EDA工具接口。設(shè)計輸入:HDL代碼輸入、原理圖編輯輸入、IPcore輸入、StateCAD狀態(tài)機(jī)編輯輸入和約束文件輸入。綜合:Xilinx自身提供的綜合工具XST,可以與MentorGraphic公司的LeonardoSpectrum和Synplicity公司的Synplify無縫鏈接。仿真:ISE自帶一個具有圖形化波形編輯功能的仿真工具HDLBencher,同時提供使用MentorGraphic公司的ModelSim進(jìn)

9、行仿真的接口。實現(xiàn)：包括翻譯、映射、布局布線等,還具備時序分析、管腳指定以及增量設(shè)計等功能。iMPACT進(jìn)行設(shè)備配置和通信，下載：BitGen將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件；控制將程序燒寫到FPGA芯片或PROM芯片中去。二、安裝軟件和開發(fā)環(huán)境建立1.ISE12.2的安裝1）、選擇安裝文件下的xsetup.exe,連續(xù)nextoraccept。巒黃:鵜野遭吾瞬卿弟尊毬野nc文件妥裝営層i)|?ski：i刁1丄:口心沖1_jNLc/Q5t-TO0.VfjNLPioEtAlBO.:KInext,耳它隨SffSK件夾隹務(wù)也1:3亡）E:屁豔箱先盤E二圾2越訂瀆型鍛日期0%謚|戸穌總?cè)琰c13勺X

10、X-X-X-X文文文文aqaDJ勺3:sebill.=s:=!2010-6-22.010-&-2下午.勿10&字下午.iO-6-2-.TT.罰1卜8占下午.西16貶下午.i01O-6-Tf.Z01O-9-31.2010-9-Sv1.010-9-31.tpiO-9-3.-1.E.biO-9-31.010-9-31.Z010-9S?71.糾1珂技嚴(yán)1.S10-9-31.文件夬313-9-3下午：ISEBeslan5ui7e12.2InstalleiSelectEditiontoInstall文件夬313-9-3下午：ditiooo血碌Ign已Fit:Etan知ea_onListISEVebPi：I

11、SELesion2ult5：LogicEditiunISE門fu二EnhadTRHEdiiiq_TSEDesign5ul2：ESPEditionISEDesignEults:EditionL：itiTools:MATLAB2010,則不會提示?？梢赃x擇chooselater。文件夬313-9-3下午：文件夬313-9-3下午：4)、license安裝。選擇LocateExistingLicense(s)。文件夬313-9-3下午：文件夬313-9-3下午：13亟AciJULr5a.Istnuztions：(ilirj：i;jlic=itLor.saLionatizallycetsct7：ili

12、c,皿血-ImGEkcer.iesMlie)resLiliiLZinit.eLriz：illiliimiLrectory.Usetr.eCcpj1LicsiLseRitoLId:o:yalizesaEileir.:oDimcirecicyEerva1liccie,詰topc:r.:tolitsr亡自fileslillcc：ior.sstrierthm.ec:or.asftrie咼vimTCELtvari=11estlovQJjlhnsri祈匸nfecIdnueikeseocieliIe：dihiseppLi:aticiL.1E:：iripLe51Z31lhervt-；C：Jlcenses：il

13、jatijil；ipnsji.MpE_uil2_3e7ice_v?:F1.30-jdi-2：l:BliJhIuitlIF1.30-J3E-2：:lloJelozkEi.liLiociLtecli:er.EE_Iyfa:Hardare_EvaljatijilMpE_nar1165=0：:fzoio.orr30-jdi-2：l:HoJelozk)Ed-InzocjLtecli2er.sE_Im:：ire_l7：=iljatijil；:匸仃弧KpE_F13St_lC_Vl:F1.lloJelozkEi.liLiociLted-i弱匚來_1兀三：耳遼曲:址飛丿卩辺”匕jilMpE_nDSt_lC:F刃

14、1I折30-jdi-2：l:HoJelozk)Ed.liLiouiteclizer.sejm:Harch：ire_l7：=iljati:hl；ip仃弧KpE_lL_tHn：ii：_:F1.：I30-j3E-2：l:lloJelozkEd.liLiociLtecli:er.E_Iyfs；H：i2_ih:ife_E|：iljatijilMpE_lL_tenai：_vl:F1.30-jdi-2：l:BliJhIuit1.liLiociLteclizer.sejm:：ire_l7：=iljati:hlKpE_lL_tHn：ii：pE_ilc_t2:F刃11.0730-j3E-：l:Bid已_。曲1.l

15、iLiociLtec-i:er.E_Iyfs；H-ih:ifeJiljljatijil；ipnsji.:F1.30-jdi-2：l:HoiEhzkEil.liLiociLtecli二EC.來_Iyfm:：ife_l7：=ilj：iti:il.心1忙兀宜ELlcrCJE$iT.iT：atOCf：亓:斗Jjd/zsrFPGA可編程邏7）、ISE122組件在開始程序XilinxISEDesignSuite12.2。比1:工：衛(wèi)辺.Soi：i12.2堀(7d:psrSuits?!2_DxTir.t=:ia_F1：M心電源開機(jī)步驟如下：1)首先確定電源已關(guān)閉按下圖圖示連接硬件設(shè)備和配件FPGA下載器|_

16、USB線接電源適配器-.：.；、電源開關(guān)USB口3)4)血I接入電源，檢查下載器知護(hù)/上僦儁郵SK弾個卜覘*酈土齢旳擢2.2天機(jī)操作1)關(guān)閉電源2)拆除連接線裝箱三、的使用在計算機(jī)桌面上雙擊ISE圖標(biāo)，便可以啟動ISE軟件的運行。整個界面采用標(biāo)準(zhǔn)Windows格式，共分8個部分：標(biāo)題欄、菜單欄、工具欄、工程管理欄、源代碼文件編輯區(qū)、過程管理區(qū)、信息顯示區(qū)和狀態(tài)欄。gIf=-：ki扯二:-:A伽j:論湖丫：三心i：瀕二牙:-is：-ikik：t：.-；囲：唯EXg心燈腫d訂睥|艸觸f|!標(biāo)題欄菜單欄工具欄XJJnf目也如由1m冊:耳鏗ST-.I-.；j-：U!：d：h：_r2fJllI，込i；i

17、l=.：i：i；.：icipaiK：Iqiriis-：5/5./i-jr.-：:；=-di二二血曲二I?,1;?t3ignKsje：$，1;jduhK?J：3：rirzn:n:源代碼編輯區(qū)過程管理區(qū)詁：levisici1-二匕眺心j.hdiLi戈：C3MIZ3：jb汀幺lij.飛五bi：也匕Idj|審h:臥Lili二芒卜Hl.fGl.i.Tidaal.i:上上J“It:ih:ILiajlalcr.L:ci：iFjfJJlifblf匚CjCi；具體菜單欄中的各項的具體功能21ml;二jxi：iier：r.：ii：:匸嘰壬翅加廿.ijctuhctcd5r?cE:mput2:1j二：!L出puh兀配

18、町25cur.pir:Tc.c.：-.!5以閱讀相關(guān)資料。下面具體介紹利用ISE28信息顯示區(qū)狀態(tài)欄住HE：蟻:;is:Sas!F:h:J:imilitssipic:?LiE:r.:Ig巧|u(jl3k:.v卜泊選擇“FilelNewProjiect”選項，彈出新建工程的對話框，輸入工程名，選擇所存路徑,至于頂層源文件類型默認(rèn)為HDL,點擊NEXT進(jìn)入工程屬性，選擇器件類型、封裝、速度、綜合工具、仿真工具以及喜歡的硬件描述語言，詳見下圖設(shè)置。擇好后點擊OK進(jìn)入下一頁,可以選擇新建源代碼文件，也可直接跳過，進(jìn)入下一頁。如已有源代碼文件，則可以添加到=|九山y(tǒng)kxr:Fir年jj:.ri.?il；

19、!FjcII:工程中；如沒有，則單擊“NEXT”進(jìn)入最戶一頁，單擊“OK”就建立一個完整的工程文2、代碼輸入1）在工程管理區(qū)點擊鼠標(biāo)右鍵，彈出菜單選擇NewSource，或者在Project欄目菜單中選擇NewSource，彈出界面;ISEProjectlavigator(L6c)-E:壯pta_ptytesttytest.sise-ISEDesignSuiteInfnCentErfileEJit丘歸FrdjectSou-*:=rrozezzTocls匕丁/卅L=oc:llelpC扌H1乜，。X約e3eslpr.阿:(S)：iEiier.-atioC涇5Lndat:o-Tt加30-=Empty

20、ViewTTi：ewcure-tf：.curiarenzfisu:aiddcfieitot-e:rqjec:i-Ericliizbxitizrieft.,CLfrrr-anzsfrcrrtheFrojectrii：ru.-3nzb：,-usncth=DbNr:ies-an:Lttd-epzres1rtj&leaseOwr艇*1DesljiiRfesoLircesDoDumentatimProject叭洋盧刀聲劇巨|區(qū)日EM丿陽洱ISEDesjiSuite12RfleasEChrviewISEDesiSuiteHighlglfts:Xilin:-iIEE目Design3j1e-2E-sblesj

21、/nami:powerreducionusrgpat3-：pendi-:autoDes:rpresercalionlowforStrgpredizlabilN曲14czrpliantIF$叩卩。走sstreamledplu-3-c-|：I駅FFGLEsignfcw.r：on-cin:Intui:iihgeiEmionpaalreczrfiguratcndesi:rflowfo-Vr1&-6e-i；deslT/?ersyste!TiMhdimnnrtnrViiinrlnn!：FanrlfiTYiA12）輸入文件名，選擇源碼類型，這里選擇VerilogModule，單擊NEXT進(jìn)入端口定義對話框；

22、VerilogM:duleVeri10gTastFixWILModuleUserIlijcijiierLtSchematicChipscopeDefinit:iTLdCdrtle匚titmFileInipleniHrLtaAidtlCutletr：“:rLt呂FileIF(COFLEJerLerator&Ai-chitectm-eWiz：rdjMEMFileBMMFileElSelectSourceTypeSelectsi：mrcetype_,filetl：引tie：r.ditm1ucatXiun.0AddtofrojectMoreInfciHevSourceVizardEmbeddedPro

23、cessorLitrii-/FackigeTestBenehFilerL：=jrie:輸入端口名，選擇端口的方向?qū)傩?、總線以及MSB、LSB等，也可以在代碼中進(jìn)行聲明。單擊NEXT進(jìn)入下一個界面;4)示例程序的verilogHDL程序：moduleSEGdisp(SEG_LED,VD_data,SW);output3:0SEG_LED;input3:0SW;output7:0VD_data;reg7:0VD_data;reg3:0SEG_LED;always(SW)begincase(SW)4b1110:beginSEG_LED=4b0001;VD_data=8b0110_0000;end4b

24、1101:beginSEG_LED=4b0010;VD_data=b1101_1010;end4b1011:beginSEG_LED=4b0100;VD_data=8b1111_0010;end4b0111:beginSEG_LED=4b1000;VD_data=8b0110_0110;enddefault:beginSEG_LED=4b0000;VD_dataSchematic|=|lJEerII0ruinentIvJVeri10gModuleVVerilogTestFixtureVHDLModuleVHDLLiWaryVHDLPackageVHDLBenchEmbeddHilProcess

25、orFilerL：iiTie:berLch_deniuLoatiome:i.demuAddtoprojectMoreIntoNextC：=ltlch1i-.bdU11匚17匚匚1UHJ-IJ-1:c）選擇要仿真的文件，點擊NEXT；d）點擊“FINISH”就生成一個Verilog測試模塊。ISE能自動生成測試平臺的完整構(gòu)架，包括所需信號、端口聲明以及模塊調(diào)用的實現(xiàn)。所需要完成的工作就是initial.end模塊中的“/Addstimulushere”后面添加測試向量生成代碼。這里給出示例測試代碼，將其添加于/Addstimulushere處#100;SW=7;#100;SW=11;#100;S

26、W=13;#100;SW=14;2）測試平臺建立后，在工程管理區(qū)將狀態(tài)設(shè)置為“Simulation”選擇要仿真的文件名,過程管理區(qū)就會顯示“Isimsimlator”3)下拉“Isimsimlator”,選擇“SimulateBehavioralModel”,單擊鼠標(biāo)右鍵，現(xiàn)在“ProcessProperties”可修改仿真遠(yuǎn)行時間等。4)修改后，直接雙擊“Isimsimlator”中的“SimulateBehavioralModel”進(jìn)行仿真。(3亟檢查仿真結(jié)果是否達(dá)到預(yù)期設(shè)計目標(biāo)。ISii匾血)-Default,fcfg區(qū)?:：!1A-A7iiid出口血.如L=I(ilHelpSorjfC

27、E-fjj=c:slijSrj_=ti：DObjectsrglbl7l=s：_doT(n=)0：04、纟(.U用的約束是FP(CF)、網(wǎng)表FPGA管腳卩約束文件進(jìn)行描A開發(fā)中不可缺約束文件(.NCI嘉2門EL11E111111111ID/0-40tV.Uli-I-31mEIn.1.ru-二.y-V-r-1-EDff-AAA1)約束件建立2：(in-ij：i.sCZDCDCZJ0L:：.(UisXX中選擇NewSource，彈出界面;X巨NevSourceWizardSelectSourceTypeSelecteuUli-cetypmfilen：dJTieandiIs1ucaticm.陽BMMF

28、ileCMChipScupeDefinition:ndCoriiLectionFileWIniplemerLtNtionConstraintsFile:-JIF(COFLEGener：ti：ir&krchilectureWi工:ard；lMEMFilemSchematic=1UserDocuiTierLtVeri1ugM:duleVJVerilogTestFixtureModijleVHDLQVHDL弓VHDL3VHDLFEmbeddedProcessorLibr：ai_yFackageTestBenchFilerL：=uTie:Locatidtl：e:i.dem0XX0Addtoprojec

29、tXX輸入文件名，選擇ImplementionConstraintsFile,點擊NEXT；如有多個文件，則選擇相應(yīng)文件，點擊NEXT；點擊“FINISH”完成約束文件的創(chuàng)建。2)編輯約束文件管腳約束文件的語法為：NET“Signal_Port_Name”LOC=“Chip_Port”；可用“#”或“/*.*/”添加注釋。需要注意的是UCF文件對字母的大小寫敏感，信號名必須和設(shè)計中保持大小寫一致。另外要搞清楚FPGA芯片管腳的編號方式，因不同類型的FPGA管腳編號可能是不同的，一旦選定了FPGA，知道其編號方式，就可在管腳約束文件引用。否則會出錯的。#pin2ucf-ThuNov2517:05

30、:092010#ThefollowingconstraintswerenewlyaddedNETSEG_LEDLOC=P5;NETSEG_LEDLOC=P4;NETSEG_LEDLOC=P3;NETSEG_LEDLOC=P2;NETSWLOC=P58;NETSWLOC=P57;NETVD_dataLOC=P194;NETSWLOC=P52;NETVD_dataLOC=P196;NETSWLOC=P51;NETVD_dataLOC=P197;NETVD_dataLOC=P198;NETVD_dataLOC=P199;NETVD_dataLOC=P200;NETVD_dataLOC=P203;NE

31、TVD_dataLOC=P204;5、綜合完成了輸入、仿真以及管腳分配后，就可以進(jìn)行綜合和實現(xiàn)。選擇要綜合的文件，在過程管理區(qū)中雙擊“Synthesis-XST”可以完成綜合操作，綜合可能有3種結(jié)果：NoFrocessesFhirLTiiTLgFrocesses:deccde3to8十一+L.De5ignSuitifi:ai-y.i1ReportsDeeignUtilitiesIJeerCunzti_aintsCreaTimingCcmEtriiLt三I.rLlTinFl：rLrLLrLg(P1=LnAlLead)一Pre-Sj-Tithmmi三I/LlTiriIl：TLTLLrLg(Fl=L

32、nAlLe：ad)一Pozt-EFTiAhmwPloi：irpl：iiLArea.i11匚1/Logic(Fl:iriAheadjSjLthesize一aSTImjil&mentHesignGeTLerateFtugr=diriniingFileCotli百i工r已T：=LtgetDwiceAil:lyzeDeeignUeingChipScupe3Start農(nóng)Design,Files騎LibrariesConsolea）綜合后完全正確，則在“Synthesis-XST”前面有一個打鉤的綠色小圓圈，且在信息顯示區(qū)里顯示process“Synthesis-XST”completedsucessfu

33、lly。用鼠標(biāo)右鍵點擊“Synthesis-XST”選擇“viewTextReport”查看綜合報告，了解FPGA資源使用情況等。如有告警，則出現(xiàn)一個帶感嘆號的黃色小圓圈，在信息顯示區(qū)的“warning”中可以看到相關(guān)信息；如有出錯，則出現(xiàn)一個帶叉的紅色小圓圈，在在信息顯示區(qū)的error”中可以看到相關(guān)的出錯信息；綜合正確完成后，可以通過雙擊“ViewRTLSchematic”來查看RTL級構(gòu)圖，檢查是否按照設(shè)計意圖來實現(xiàn)電路。另外需注意的，一般可使用XST屬性的默認(rèn)值來綜合，但XST也提供豐富、靈活的屬性配置，可鼠標(biāo)用右鍵點擊“Synthesis-XST”，選擇“processpropert

34、ies”從三個方面來配置：synthesisoption、HDLoption以及specificoption,具體可參閱相關(guān)資料。6、實現(xiàn)將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊和硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上,進(jìn)行布局布線，到達(dá)在選定器件上實現(xiàn)設(shè)計的目的。涉及三個步驟：翻譯(Translate)邏輯網(wǎng)表、映射(Map)和布局布線(Place&Route)0通過選擇“ImplementDesign”便可以完成整個實現(xiàn)過程，實現(xiàn)后在“ImplementDesign”前面有一個打鉤的綠色小圓圈，同時可在信息顯示區(qū)中得到精確的資源占用情況。7、編程文件產(chǎn)生只需在過程管理區(qū)中雙擊“GenerateProgra