第11講算術運算電路和競爭冒險ppt課件

1、第 11 講 課時授課方案內(nèi)容： 加法器和數(shù)值比較器 組合邏輯電路中的競爭冒險目的與要求： 1. 掌握半加器，全加器的邏輯功能、邏輯符號。 2. 了解多位加法器實現(xiàn)進位的方法。 3. 掌握數(shù)值比較器的邏輯功能。 4. 了解MSI加法器74LS283。 5. 競爭冒險的概念、產(chǎn)生的緣由。 6. 競爭冒險的判別。 7. 競爭冒險景象的消除方法。重點與難點： 半加器、全加器、數(shù)值比較器的根本概念。 競爭冒險景象的消除方法。 競爭冒險的判別。課堂討論：多位二進制數(shù)如何比較大??？ 1 什么情況時要思索競爭冒險問題？ 2 譯碼顯示時能否要思索競爭冒險問題？現(xiàn)代教學方法與手段： 大屏幕投影復習提問： 常用M

2、SI組合邏輯電路及其實現(xiàn)組合邏輯函數(shù)的方法？加數(shù) 和加法器半加器： 不思索進位將兩個一位二進制數(shù)相加的運算電路。 輸入輸出信號為： 輸入信號：加數(shù)A，被加數(shù)B； 輸出信號：和S異或門也就是半加器2. 全加器： 實現(xiàn)兩個一位二進制數(shù)相加，并且思索來自低位的進位以及向高位的進位的運算電路。 輸入信號：加數(shù)Ai，被加數(shù)Bi，來自低位的進位Ci-1。 輸出信號：本位和Si，向高位的進位Ci。 真值表如下：AiBiCi-1SiCi0000000110010100110110010101011100111111多位加法器二進制并行加法器串行進位：低位全加器的進位輸出依次加到相鄰高位全加器的進位輸入端。最低

3、位的進位輸入端接地。4位串行加法器如以下圖：優(yōu)點：電路簡單。缺陷：運算速度慢。在最不利的情況下，做一次加法運算需求經(jīng)過4個全加器的傳輸時間從輸入加數(shù)到輸出建立穩(wěn)定的形狀所需時間才干得到穩(wěn)定可靠的運算結果。速度慢的根源在于逐位進位超前進位加法器并行進位超前進位的思想：高位用的進位信號不取自低位的進位信號而直接取自低位的數(shù)據(jù)。即由邏輯電路根據(jù)輸入信號同時構成各位向高位的進位。什么情況下產(chǎn)生進位Ci=1?察看Ci=AiBi+(Ai+Bi)Ci-1當Ai=1,Bi=1，即AiBi=1時，有Ci=1定義Gi=AiBi為進位產(chǎn)生Generation函數(shù)當Ai和Bi中只需一個為1，即AiBi=0，Ai+Bi

4、=1時，有Ci=Ci-1假設Ci-1=1，那么Ci=1 定義Pi=Ai+Bi為進位傳送Propagation函數(shù)那么由Ci=Gi+PiCi-1可以得到如下遞推式：Ci 的遞推式C1=P1C0+G1C2=P2C1+G2=P2P1C0+P2G1+G2C3=P3C2+G3=P3P2P1C0+P3P2G1+P3G2+G3C4=P4C3+G4=P4P3P2P1C0+P4P3P2G1+P4P3G2+P4G3+G4 各進位輸出僅取決于Pi,Gi,C0，而Pi,Gi取決于Ai,Bi，知Ai,Bi,C0能并行提供二進制并行加法器，所以各位的進位能同時產(chǎn)生，運算速度得以提高。并行進位加法器超前進位加法器進位生成項

5、進位傳送條件進位表達式和表達式4位超前進位加法器遞推公式超前進位發(fā)生器演示評價：運算速度快；但電路較復雜。加法器的級連留意存在串行進位集成二進制4位超前進位加法器加法器的運用1、8421 BCD碼轉換為余3碼BCD碼+0011=余3碼2、二進制并行加法/減法器M0時，B0=B，電路執(zhí)行A+B運算；當M1時，B1=B，電路執(zhí)行AB=A+B運算。例3 用加法器實現(xiàn)余三碼轉換成8421BCD碼的數(shù)碼轉換電路。 解：余三碼與8421BCD碼相差3，只需將余三碼減去3即可得到8421BCD碼。因此可以采用四位加法器來完成這一轉換功能。因全加器是加法運算器，此題要完成的功能是減法，首先對-3-0011取補

6、，變成補碼1101，再與余三碼相加。根據(jù)該原理直接畫出用全加器實現(xiàn)余三碼轉換8421BCD碼電路如右圖所示。圖中Bi為余三碼，F(xiàn)i為8421BCD碼，Ai為11010011的補碼，CI不用，接地。例4 用4位二進制并行加法器設計一個用余3碼表示的1位十進制數(shù)加法器。解 根據(jù)余3碼的特點，兩個余3碼表示的十進制數(shù)相加時，需求對相加結果進展修正。修正法那么是：假設相加結果無進位產(chǎn)生，那么和需求減3；假設相加結果有進位產(chǎn)生，那么和需求加3。據(jù)此，可用兩片4位二進制并行加法器和一個反相器實現(xiàn)給定功能，邏輯電路圖如下圖。其中，片用來對兩個1位十進制數(shù)的余3碼進展相加，片用來對相加結果進展修正。修正控制函

7、數(shù)為片的進位輸出FC4，當FC4=0時，將片的和輸出送至片，并將其加上二進制數(shù)1101(即采用補碼實現(xiàn)運算結果減二進制數(shù)0011)；當FC4=1時，將片的和輸出送至片，并將其加上二進制數(shù)0011，片的和輸出即為兩余3碼相加的和數(shù)。例5 用4位二進制并行加法器實現(xiàn)X*Y,其中X=x3x2x1x0，Y=y3y2y1y0。解 根據(jù)乘數(shù)和被乘數(shù)的取值范圍，可知乘積范圍處在0255之間。故該電路應有8個輸出，設輸出用z7z6z5z4z3z2z1z0表示，兩數(shù)相乘求積的過程如下：被乘數(shù) x3 x2 x1 x0X）乘數(shù) y3 y2 y1 y0 y0 x3 y0 x2 y0 x1 y0 x0 y1x3 y1x

8、2 y1x1 y1x0 y2x3 y2x2 y2x1 y2x0+) y3x3 y3x2 y3x1 y3x0 乘積 z7 z6 z5 z4 z3 z2 z1 z0 由于兩個1位二進制數(shù)相乘的法那么和邏輯“與運算法那么一樣，所以“積項xiyj(i，j=0，1，2，3)可用兩輸入與門實現(xiàn)。而對部分積求和那么可用并行加法器實現(xiàn)。由此可知，實現(xiàn)上述二進制數(shù)乘法運算的邏輯電路可由16個兩輸入與門和3個4位二進制并行加法器構成。邏輯電路圖如下圖。數(shù)值比較器用于比較兩個數(shù)大小關系的電路。一、 1位數(shù)值比較器 一位數(shù)碼比較的結果有相等、大于和小于三種情況，因此假定要比較的兩個數(shù)字為A、B，輸出比較結果為L1、L

9、2、L3。其中L1代表“AB，L2代表“AB、AB、 AB和A=B 必需預先分別預置為0、0、1。比較器的級聯(lián)并聯(lián)擴展用4位數(shù)值比較器的并聯(lián)擴展實現(xiàn)兩個16位二進制數(shù)的比較A15A14A13A12 A11A10A9A8 A7A6A5A4 A3A2A1A0B15B14B13B12 B11B10B9B8 B7B6B5B4 B3B2B1B0例 用一片4位數(shù)字比較器和一片4位加法器實現(xiàn)4位二進制數(shù)轉換成8421BCD碼的轉換電路。 解：4位二進制數(shù)的范圍為：00001111。在0000到1001之間，與8421BCD碼的值一樣；在1010到1111之間，與8421BCD碼的值相差為0110。當4位二進

10、制數(shù)小于等于1001時，只需加0000即可得到相對應的8421BCD碼；當4位二進制數(shù)大于1001時，只需加0110即可得到相對應的8421BCD碼。根據(jù)這一原理可直接畫出邏輯電路圖。同樣，可以用假設干片4位數(shù)字比較器和4位全加器，實現(xiàn)5位、6位等二進制數(shù)轉換成8421BCD的組合邏輯電路。 組合邏輯電路的競爭、冒險1.到目前為止，只研討了組合邏輯電路輸入和輸出的穩(wěn)定形狀之間的邏輯關系，而沒有思索信號的傳輸延遲。理想情況2.實踐情況 信號經(jīng)過導線和門電路時，都存在時間延遲，這使得當電路一切輸入到達穩(wěn)定形狀時，輸出并不是立刻到達穩(wěn)定形狀。3.競爭 由于延遲時間的影響，使得輸入信號經(jīng)過不同途徑到達

11、輸出端的時間有先有后，這一景象稱為競爭。廣義的，競爭景象可以了解為多個信號到達某一點有時差所引起的景象。 電路中競爭景象的存在，使得輸入信號的變化能夠引起輸出信號出現(xiàn)非預期的錯誤輸出。 臨界競爭：導致錯誤輸出的競爭。 非臨界競爭：不產(chǎn)生錯誤輸出的競爭。演示組合電路的險象是電路處在暫態(tài)過程中的一種瞬間錯誤輸出信號非穩(wěn)態(tài)輸出信號，其方式是一種寬度與時差一樣的窄脈沖信號，通常稱為毛刺。險象會暫時地破壞正常邏輯關系，一旦暫態(tài)過程終了，即可恢復正常邏輯關系。險象按錯誤輸出脈沖信號的極性分為“0型險象與“1型險象。 0型險象：錯誤輸出信號為負脈沖的險象。1型險象：錯誤輸出信號為正脈沖的險象。4、險象冒險景

12、象：電路中競爭景象的存在，使得輸入信號的變化能夠引起輸出信號出現(xiàn)非預期的錯誤輸出的景象。主要是門電路的延遲時間產(chǎn)生的。干擾信號正尖峰冒險負尖峰冒險5、產(chǎn)生競爭冒險的緣由代數(shù)法從函數(shù)式的構造來判別 做法：1 首先檢查函數(shù)表達式中能否存在具備競爭條件的變量，即能否有某個變量X同時以原變量和反變量的方式出如今函數(shù)表達式中。2假設有，那么消去函數(shù)表達式中的其他變量即將這些變量的各種取值組合依次代入函數(shù)表達式中，而僅保管被研討的變量X。3再看函數(shù)表達式能否會變?yōu)閄+X 或者XX的方式，假設會，那么闡明對應的邏輯電路能夠產(chǎn)生險象。即 能夠出現(xiàn)1型冒險 能夠出現(xiàn)0型冒險6.險象的判別例1 判別 能否能夠出現(xiàn)

13、冒險景象。解：察看函數(shù)表達式可知，變量A和C均具備競爭條件，所以，應對這兩個變量分別進展分析。先調查變量A，為此將B和C的各種取值組合分別代入函數(shù)表達式中，可得到如下結果：由此可見，當B=C=1時，A的變化能夠使電路產(chǎn)生險象。類似地，將A和B的各種取值組合分別代入函數(shù)表達式中，可由代入結果判別出變量C發(fā)生變化時不會產(chǎn)生險象。 險象的判別(續(xù))卡諾圖法險象的判別和消除相一致做法：1當函數(shù)為與或表達式時，先作出其卡諾圖；2畫出與表達式中各“與項相對應的卡諾圈；3假設存在兩個卡諾圈相切即兩個卡諾圈之間存在不被同一個卡諾圈包含的相鄰最小項，那么該函數(shù)描畫的電路能夠產(chǎn)生險象。例2 知某邏輯電路對應的函數(shù)

14、表達式為 試判別該電路能否能夠產(chǎn)生險象。 解 首先，作出給定函數(shù)的卡諾圖，并畫出函數(shù)表達式中各“與 項對應的卡諾圈，如下圖。 察看該卡諾圖可發(fā)現(xiàn)，包含最小項m1，m3，m5，m7的卡諾圈和包含最小項m12，m13的卡諾圈之間存在相鄰最小項m5和m13，且m5和m13不被同一卡諾圈所包含，所以這兩個卡諾圈“相切。 ABCD m5(0101)m13(1101)闡明當B=D=1，C=0時電路能夠由于A的變化而產(chǎn)生險象。 闡明：由于冒險出現(xiàn)的能夠性很多，而且組合電路的冒險景象只是能夠產(chǎn)生，而不是一定產(chǎn)生，更何況非臨界冒險是允許的。因此，適用的判別冒險的方法是測試?？梢砸詾橹恍鑼嶒灥慕Y果才是最終的結論。

15、 用添加冗余項的方法修正邏輯設計消除險象 添加冗余項的方法是，經(jīng)過在函數(shù)表達式中“或上多余的“與項或者“與上多余的“或項，使原函數(shù)不能夠在某種條件下化成X+X 或者XX 的方式，從而消除能夠產(chǎn)生的險象。詳細冗余項的選擇可以采用代數(shù)法或者卡諾圖法。 7. 消除冒險景象的方法例3 用添加冗余項的方法消除以下圖所示電路中能夠產(chǎn)生的險象。 演示解 圖中所示所示電路的函數(shù)表達式為前面分析過，該電路當B=C=1時，輸入A的變化使電路輸出能夠產(chǎn)生“0型險象，即在輸出應該為1的情況下產(chǎn)生了一個瞬間的0信號。處理的方法是如何保證當B=C=1時，輸出堅持為1。顯然，假設函數(shù)表達式中包含有“與項BC，那么可到達這一

16、目的。由邏輯代數(shù)的定理8可知，假設某變量以原變量和反變量的方式出如今“與-或表達式的某兩個“與項中，那么由該兩項的其他因子組成的第三項是冗余項。因此，BC是上述函數(shù)的一個冗余項，將BC參與函數(shù)表達式 中并不影響原函數(shù)的邏輯功能。參與冗余項BC后的函數(shù)表達式為 添加冗余項后的邏輯電路如下圖。該電路不再產(chǎn)生險象。 冗余項的選擇也可以經(jīng)過在函數(shù)卡諾圖上添加多余的卡諾圈來實現(xiàn)。 詳細方法:假設卡諾圖上某兩個卡諾圈“相切，那么用一個多余的卡諾圈將它們之間的相鄰最小項圈起來，與多余卡諾圈對應的“與項即為要參與函數(shù)表達式中的冗余項。 消除競爭冒險的方法有圈相切，那么有競爭冒險添加冗余項，消除競爭冒險消除冒險

17、景象的方法(續(xù)) 添加慣性延時環(huán)節(jié)接入濾波電容 消除險象的另一種方法是在組合電路輸出端銜接一個慣性延時環(huán)節(jié)。通常采用RC電路作慣性延時環(huán)節(jié)在能夠產(chǎn)生尖峰干擾脈沖的門電路輸出端與地之間接入一個容量為幾十皮法的電容，如下圖。由電路知識可知，圖中的RC電路實踐上是一個低通濾波器。由于競爭引起的險象都是一些頻率較高的尖脈沖信號，因此，險象在經(jīng)過RC電路后能根本被濾掉，保管下來的僅僅是一些幅度極小的毛刺，它們不再對電路的可靠性產(chǎn)生影響。選通法 避開險象而不是消除險象 選通法不用添加任何器件，僅僅是利用選通脈沖的作用，從時間上加以控制，使輸出避開險象脈沖。 由于組合電路中的險象總是發(fā)生在輸入信號發(fā)生變化的過程中，且險象總是以尖脈沖的方式輸出。因此，只需對輸出波形從時間上加以選擇和控制，利用選通脈沖選擇輸出波