集成電路 (5)

1、 第九章 專用集成電路設(shè)計(jì) 1 9.1 引言 集成電路，包括通用電路和專用電路，傳統(tǒng)的制造方法都是人工完成版圖設(shè)計(jì)后流片生產(chǎn)，這種方式又稱為全定制電路的設(shè)計(jì)和生產(chǎn)。全定制電路的設(shè)計(jì)從系統(tǒng)設(shè)計(jì)開始到版圖設(shè)計(jì)結(jié)束，這是電子系統(tǒng)的全程設(shè)計(jì)。在晶體管級(jí)和版圖級(jí)后端設(shè)計(jì)中，通過對(duì)晶體管級(jí)電路和布局線的優(yōu)化設(shè)計(jì)，可以使最后的設(shè)計(jì)結(jié)果速度快、占用芯片面積小、可靠性高，芯片的性能指標(biāo)一般要高于在PLD上實(shí)現(xiàn)的系統(tǒng)。然而，全程設(shè)計(jì)的投資大、時(shí)間長(zhǎng)，因此只有那些市場(chǎng)需求量大的IC，才考慮采用全定制方式設(shè)計(jì)和生產(chǎn)。2目前，為了提高設(shè)計(jì)的成功率，即使是全定制設(shè)計(jì)，也并非在全程設(shè)計(jì)完成后立即流片生產(chǎn)，而是將設(shè)計(jì)實(shí)現(xiàn)分成

2、兩個(gè)階段進(jìn)行。當(dāng)前端設(shè)計(jì)和仿真全部結(jié)束后，首先將設(shè)計(jì)結(jié)果用HDPLD實(shí)現(xiàn)，以驗(yàn)證系統(tǒng)的實(shí)際性能。當(dāng)確認(rèn)設(shè)計(jì)結(jié)果已達(dá)到所要求的性能指標(biāo)后，再進(jìn)行后端設(shè)計(jì)，組織流片生產(chǎn)。全定制電路（包括通用電路和ASIC）的設(shè)計(jì)，可以采用隨機(jī)邏輯設(shè)計(jì)、陣列邏輯設(shè)計(jì)和標(biāo)準(zhǔn)單元設(shè)計(jì)等方式。 3所謂隨機(jī)邏輯是指數(shù)字邏輯設(shè)計(jì)的一種具體形式，在這種設(shè)計(jì)方式中，按具體的設(shè)計(jì)要求把一些中小規(guī)模邏輯電路布局在版圖范圍以內(nèi)，并把它們連接起來。由于邏輯功能需要的多樣性和這些邏輯電路在版圖上布局的不規(guī)則性，使得電路的邏輯結(jié)構(gòu)及連線呈現(xiàn)隨機(jī)性。通常認(rèn)為這種設(shè)計(jì)具有硅片利用率高，運(yùn)算速度快的優(yōu)點(diǎn)。隨機(jī)邏輯設(shè)計(jì)體現(xiàn)設(shè)計(jì)者的個(gè)性，一個(gè)有經(jīng)驗(yàn)的

3、設(shè)計(jì)者，可以獲得良好的設(shè)計(jì)效果。由于隨機(jī)邏輯的非規(guī)則性，各功能電路和元件的版圖都需要單獨(dú)設(shè)計(jì)，因此，版圖設(shè)計(jì)周期長(zhǎng)，改型困難。 49.2 門陣列和門海陣列設(shè)計(jì) 陣列邏輯是結(jié)構(gòu)化邏輯設(shè)計(jì)中廣泛采用的電路形式，目前廣泛采用的陣列形式有PLA門陣列和門海陣列等。 IO焊盤塊單元行單元布線區(qū)門陣列59.2.1 門陣列設(shè)計(jì) 門陣列是在一個(gè)芯片上把門電路排成陣列形式，門電路的構(gòu)成是兩對(duì)或三對(duì)共柵或不共柵的P型晶體管和N型晶體管，稱為基本單元。 共柵四管單元電路及其版圖 不共柵四管單元電路及版圖 6對(duì)于一些標(biāo)準(zhǔn)的邏輯門，如與非門、或非門、觸發(fā)器等，可事先將若干個(gè)基本單元用確定的連線連接起來，構(gòu)成“宏單元”，

4、這樣可以加快門陣列的設(shè)計(jì)過程。因?yàn)檫@時(shí)只需對(duì)“宏單元”進(jìn)行布局，并在宏單元之間布線。布線通道是門陣列芯片的重要組成部分。門陣列設(shè)計(jì)的芯片面積利用率比較低。 79.2.2 門海陣列 門海陣列（Sea-of-Gate，簡(jiǎn)稱為SOG）是為了克服門陣列芯片面積利用率低的缺點(diǎn)而提出的一種陣列結(jié)構(gòu)。為了充分利用芯片的面積，將門陣列中的布 線通道去掉， 用基本單元占 據(jù)整個(gè)陣列分 布區(qū)。 IO焊盤無專門布線通道的有源區(qū)89.2.3 門陣列和門海陣列的設(shè)計(jì)流程 利用門陣列和門海陣列設(shè)計(jì)ASIC，雖然在后端設(shè)計(jì)中不需要設(shè)計(jì)全套掩膜，但還是需要完成24塊掩膜版的設(shè)計(jì)，因此，后端設(shè)計(jì)和后仿真工作仍需完成。一般，在用

5、門陣列或門海陣列實(shí)現(xiàn)之前，都已經(jīng)用PLD器件作了樣機(jī)試驗(yàn)，因此，可以利用PLD的設(shè)計(jì)結(jié)果，轉(zhuǎn)換到門陣列或門海陣列上。門陣列（包括門海陣列）的電路結(jié)構(gòu)簡(jiǎn)單，單元規(guī)則化，設(shè)計(jì)比較容易。而且其集成密度、功耗、速度和可靠性等特性都可與全定制電路相媲美。同時(shí)，計(jì)人員并不需要了解很多版圖設(shè)計(jì)知識(shí)，大大便利了用戶的設(shè)計(jì)工作。 99.3 標(biāo)準(zhǔn)單元設(shè)計(jì) 標(biāo)準(zhǔn)單元法設(shè)計(jì)是一種常用的集成電路設(shè)計(jì)方法。所謂標(biāo)準(zhǔn)單元，是指預(yù)先設(shè)計(jì)完畢并存放在單元庫中的元件，這些元件在邏輯功能層次和版圖層次都經(jīng)過優(yōu)化和標(biāo)準(zhǔn)化設(shè)計(jì)，標(biāo)準(zhǔn)單元的邏輯符號(hào)及電學(xué)特性存入邏輯庫中，版圖則存入版圖庫。標(biāo)準(zhǔn)單元設(shè)計(jì)，就是在設(shè)計(jì)中用圖形或硬件描述語言調(diào)

6、用庫元件，在布局布線階段，這些庫元件的版圖也被EDA工具所調(diào)用，進(jìn)行自動(dòng)布局和布線。10單元庫中的每個(gè)單元都具有3種描述方式：?jiǎn)卧倪壿嫹?hào)（以字母L為特征符），單元的拓?fù)浒鎴D（以字母O為特征符），單元的掩膜版 圖（以字母A為特征符）。 反相器單元反相器的邏輯符號(hào)反相器的拓?fù)鋱D反相器的掩膜版圖11標(biāo)準(zhǔn)單元設(shè)計(jì)的版圖布置 單元庫一般包括有下列元件： 小規(guī)模邏輯電路中規(guī)模邏輯電路各種宏單元模塊 IP核 為了便于布局和布線，SSI和MSI標(biāo)準(zhǔn)單元的版圖都被設(shè)計(jì)成矩形狀，版圖的高度相近或相等，但寬度可以不同。 功 能 模 塊宏單元宏單元129.4 設(shè)計(jì)檢驗(yàn) 對(duì)于ASIC的設(shè)計(jì)，當(dāng)前端設(shè)計(jì)完成以后，還必

7、須進(jìn)行版圖級(jí)的設(shè)計(jì)，因此，還應(yīng)進(jìn)行后端設(shè)計(jì)的檢驗(yàn)，即版圖驗(yàn)證和后仿真。版圖驗(yàn)證包括設(shè)計(jì)規(guī)則檢查（DRC），電學(xué)規(guī)則檢查（ERC）和版圖-原理圖一致性檢查（LVS）。版圖驗(yàn)證的內(nèi)容是針對(duì)版圖設(shè)計(jì)中可能出現(xiàn)的幾類設(shè)計(jì)錯(cuò)誤確定的，這幾種設(shè)計(jì)錯(cuò)誤是幾何設(shè)計(jì)錯(cuò)誤，電氣設(shè)計(jì)錯(cuò)誤和拓?fù)溴e(cuò)誤（布局和連線錯(cuò)誤）。 139.4.1設(shè)計(jì)規(guī)則檢查（DRC） 設(shè)計(jì)規(guī)則檢查之前，要進(jìn)行大量幾何圖形的運(yùn)算（GOA），包括算術(shù)運(yùn)算、邏輯運(yùn)算和拓?fù)溥\(yùn)算，以獲得版圖幾何圖形的相關(guān)數(shù)據(jù)。圖形的算術(shù)運(yùn)算求得幾何圖形的長(zhǎng)、寬、間距、面積等數(shù)據(jù)；拓?fù)溥\(yùn)算主要有包含、相交、接觸、非接觸等，可以獲得圖形拓?fù)浣Y(jié)構(gòu)方面的數(shù)據(jù)（例如連接）；布爾運(yùn)

8、算主要是與（AND）、或（OR）、非（NOT）、減（SUB）、異或（XOR）等。149.4.2 電學(xué)規(guī)則檢查（ERC） 在電學(xué)規(guī)則檢查之前，首先要進(jìn)行電路網(wǎng)表提?。∟PE），即從版圖提取出由其表示的電路網(wǎng)表。所以NPE實(shí)際上是將圖形問題轉(zhuǎn)換為網(wǎng)絡(luò)問題，以便于后繼的電學(xué)規(guī)則檢查和一致性檢查。 器件的識(shí)別，提取版圖中的無源器件電阻和電容、有源器件晶體管和二極管。電路連接信息的提取。 器件參數(shù)的提取，主要是電阻值、電容值、寄生電阻值和寄生電容值等 159.4.3 版圖與電路圖一致性檢查(LVS) LVS期望由版圖和電路圖形成的兩個(gè)網(wǎng)表結(jié)構(gòu)完全一致，版圖與電路圖中的節(jié)點(diǎn)和器件均一一配對(duì)，如果二者不一致

9、，則表明存在錯(cuò)誤。LVS錯(cuò)誤類型主要有兩類：不一致點(diǎn)和失配器件。不一致點(diǎn)分為節(jié)點(diǎn)不一致和器件不一致。節(jié)點(diǎn)不一致是指版圖與電路中各有一節(jié)點(diǎn)，兩者所連器件情況相似，但不完全相同。器件不一致是指版圖與電路中各有一器件，兩個(gè)器件相同，所接節(jié)點(diǎn)情況相似，但不完全相同。失配器件是指有的器件在版圖中存在但在原電路中沒有，或在原電路中有的器件在版圖中卻沒有。上面所說的器件可以是單個(gè)晶體管，還可以是各種組合結(jié)構(gòu)。在完成LVS后要根據(jù)檢查結(jié)果所報(bào)告的各種錯(cuò)誤，修改版圖，直到無一錯(cuò)誤存在。169.5 后仿真 在版圖驗(yàn)證中，EDA工具從實(shí)際的物理版圖中提取一個(gè)實(shí)際電路，而且還提取出一些關(guān)鍵的電學(xué)參數(shù)，如MOS管的柵極電容，擴(kuò)散區(qū)和連線的寄生電容和電阻等，因此，除了可以驗(yàn)證所設(shè)計(jì)的物理版圖是否能夠?qū)崿F(xiàn)原電路的功能外，還可以對(duì)包含寄生參數(shù)的電路作進(jìn)一步的仿真和分析，這一步工作就稱為后仿真。在后仿真之前，首