大規(guī)模集成電路實(shí)驗(yàn)報(bào)告(共12頁)

1、電子科技大學(xué)計(jì)算機(jī)學(xué)院實(shí)驗(yàn)中心計(jì)算機(jī)科學(xué)與工程學(xué)院實(shí)驗(yàn)報(bào)告課程名稱：大規(guī)模集成電路原理與設(shè)計(jì)學(xué)院：計(jì)算機(jī)科學(xué)與工程學(xué)院專業(yè)：計(jì)算機(jī)科學(xué)與技術(shù)學(xué)生姓名：林怡學(xué)號：2012060020023指導(dǎo)教師：蔡世民日期：2014年10月30日電 子 科 技 大 學(xué)實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)(shyn)一一、實(shí)驗(yàn)(shyn)名稱：（1）42編碼器 （2）24譯碼器 （3）2位比較(bjio)器二、實(shí)驗(yàn)學(xué)時(shí)：4學(xué)時(shí)三、實(shí)驗(yàn)內(nèi)容和目的內(nèi)容：（1）設(shè)計(jì)一個(gè)4-2編碼器模塊，將輸入的每一個(gè)高低電平信號編成一個(gè)對應(yīng)的二進(jìn)制代碼。（2）設(shè)計(jì)一個(gè)2-4譯碼器模塊，其功能是編碼器的反操作。（3）設(shè)計(jì)一個(gè)2位二進(jìn)制比較器模塊，實(shí)現(xiàn)兩

2、個(gè)2位二進(jìn)制數(shù)的比較操作并在相應(yīng)輸出端口輸出高電平。目的：（1）認(rèn)識并學(xué)習(xí)使用Xilinx軟件；（2）能夠靈活利用Verilog語言編程實(shí)現(xiàn)一些基本的功能塊，如：編碼器，譯碼器等。四、實(shí)驗(yàn)原理：（1）由4-2編碼器和2-4譯碼器的輸入輸出邏輯框圖，注意到對應(yīng)于每一個(gè)二進(jìn)制編碼的輸入，有且僅有一個(gè)唯一的二進(jìn)制編碼的輸出，因此考慮采用case語句來實(shí)現(xiàn)此功能；（2）根據(jù)輸入輸出變量之間的邏輯關(guān)系來編寫相應(yīng)的程序；（3）通過給定一組輸入的高、低電平信號進(jìn)行行為級仿真，觀察最終產(chǎn)生的波形圖來檢驗(yàn)編寫程序的正確性。（4）Verilog編程語言的語法及其相應(yīng)的功能。五、實(shí)驗(yàn)器材（設(shè)備、元器件）：Windo

3、ws平臺下的xilinx軟件 六、實(shí)驗(yàn)(shyn)步驟：4-2編碼器：（1）構(gòu)建一個(gè)名為encode42的工程，根據(jù)實(shí)驗(yàn)(shyn)要求進(jìn)行模塊代碼的編寫；（2）實(shí)驗(yàn)要求將輸入的每一個(gè)高低電平信號(xnho)（對應(yīng)于每一個(gè)4位二進(jìn)制編碼），編成一個(gè)對應(yīng)的2位二進(jìn)制代碼輸出，故考慮采用case語句來實(shí)現(xiàn)對應(yīng)于不同輸入得到對應(yīng)輸出的功能，對于默認(rèn)輸入狀態(tài)采用高阻態(tài)輸出；其代碼如下：module encode42(I3,I2,I1,I0,Y1,Y0);input I3,I2,I1,I0;output Y1,Y0;reg Y1,Y0;always (I3,I2,I1,I0)begincase(I3,I

4、2,I1,I0)4b0001:Y1,Y0=2b00;4b0010:Y1,Y0=2b01;4b0100:Y1,Y0=2b10;4b1000:Y1,Y0=2b11;default: Y1,Y0=2bz;endcaseendendmodule（3）進(jìn)行編譯，編譯成功后，給定一組高低電平的輸入信號，進(jìn)行行為級仿真，觀察最終生成的波形圖來檢驗(yàn)?zāi)K是否實(shí)現(xiàn)了對應(yīng)的功能。2-4譯碼器：（1）構(gòu)建一個(gè)名為decode2_4的工程，根據(jù)實(shí)驗(yàn)要求進(jìn)行模塊代碼的編寫；（2）實(shí)驗(yàn)要求將輸入的每一個(gè)高低電平信號（對應(yīng)于每一個(gè)2位二進(jìn)制編碼），編成一個(gè)對應(yīng)的4位二進(jìn)制代碼輸出，故考慮采用case語句來實(shí)現(xiàn)此功能；其代碼如

5、下：module decode2_4(Y3,Y2,Y1,Y0,I1,I0);input I1,I0;output Y3,Y2,Y1,Y0;reg Y3,Y2,Y1,Y0;always (I1,I0)begincase(I1,I0)2b00:Y3,Y2,Y1,Y0=4b0001;2b01:Y3,Y2,Y1,Y0=4b0010;2b10:Y3,Y2,Y1,Y0=4b0100;2b11:Y3,Y2,Y1,Y0=4b1000;default:Y3,Y2,Y1,Y0=4bz;endcaseendendmodule（3）進(jìn)行編譯，編譯成功后，給定一組高低電平的輸入信號，進(jìn)行行為級仿真，觀察最終生成(shn

6、 chn)的波形圖來檢驗(yàn)?zāi)K是否實(shí)現(xiàn)了對應(yīng)的功能。2位比較(bjio)器：（1）構(gòu)建一個(gè)名為compare的工程，根據(jù)(gnj)實(shí)驗(yàn)要求進(jìn)行模塊代碼的編寫；（2） bigger，smaller，equal為對應(yīng)的三個(gè)輸出端口，分別代表ab,ab)beginbigger = 1; smaller = 0;equal = 0;end if (ab)beginsmaller = 1;bigger = 0;equal = 0;endendendmodule（3）進(jìn)行編譯，編譯成功后，給定兩個(gè)輸入信號a,b，進(jìn)行行為級仿真，觀察最終三個(gè)輸出端口的波形圖來檢驗(yàn)(jinyn)模塊是否實(shí)現(xiàn)了對應(yīng)2位比較器功能

7、。七、實(shí)驗(yàn)(shyn)數(shù)據(jù)及結(jié)果分析4-2編碼器的實(shí)驗(yàn)結(jié)果(ji gu)波形圖如下圖1： 圖1:4-2編碼器輸出(shch)波形圖2-4譯碼器的實(shí)驗(yàn)結(jié)果(ji gu)波形圖如下圖2： 圖2:2-4譯碼器輸出(shch)波形圖2位比較器的實(shí)驗(yàn)結(jié)果波形圖如下圖3：圖3:2位比較(bjio)器輸出波形圖八、實(shí)驗(yàn)(shyn)總結(jié)及心得體會(huì)（1）通過這次(zh c)實(shí)驗(yàn)，我對于verilog中的數(shù)據(jù)類型和語法有了初步的了解和掌握；（2）由于實(shí)驗(yàn)過程中程序多次出現(xiàn)錯(cuò)誤，我也學(xué)會(huì)了如何利用xilinx進(jìn)行調(diào)試；（3）這次實(shí)驗(yàn)也激發(fā)了我對大規(guī)模集成電路的興趣。 電 子 科 技 大 學(xué)實(shí) 驗(yàn) 報(bào) 告實(shí)驗(yàn)(shy

8、n)二實(shí)驗(yàn)(shyn)名稱：（1）實(shí)現(xiàn)(shxin)2位計(jì)數(shù)器（2）實(shí)現(xiàn)2分頻電路實(shí)驗(yàn)學(xué)時(shí)：4實(shí)驗(yàn)內(nèi)容和目的：內(nèi)容:（1）設(shè)計(jì)一個(gè)2位計(jì)數(shù)器模塊，實(shí)現(xiàn)2位二進(jìn)制數(shù)的計(jì)數(shù)功能；（2）設(shè)計(jì)一個(gè)2分頻模塊，實(shí)現(xiàn)2分頻電路。目的：（1）熟練掌握Verilog編程語言；（2）通過編程實(shí)現(xiàn)程序計(jì)數(shù)器以及分頻器，進(jìn)一步理解掌握計(jì)數(shù)器和分頻器的原理并掌握Verilog編程的整個(gè)過程。實(shí)驗(yàn)原理：（1）因?yàn)榧拇嫫餍妥兞吭谧栽?后超出其范圍時(shí)會(huì)自動(dòng)清零，所以采用寄存器型變量；（2）對于二分頻電路，觀察可知，若設(shè)置一個(gè)計(jì)數(shù)器code，當(dāng)clock上升沿來臨時(shí)，code增1，當(dāng)code為二進(jìn)制11,01時(shí)，輸出1；計(jì)數(shù)

9、器數(shù)到10,00時(shí)，輸出0。（3）Verilog編程語言的語法及其相應(yīng)的功能。實(shí)驗(yàn)器材（設(shè)備、元器件）Xilinx軟件實(shí)驗(yàn)(shyn)步驟：2位計(jì)數(shù)器（1）構(gòu)建(u jin)一個(gè)名為counter的工程，按照試驗(yàn)要求進(jìn)行模塊代碼的編寫；（2）定義(dngy)一個(gè)2位寄存器型輸出變量1:0y，并將其初始化為0；定義輸入脈沖信號clk，每檢測到一個(gè)輸入信號的上升沿脈沖，輸出變量自增1（輸出變量自增變化過程：0001，0110，1011，1100）。其程序代碼如下：module counter(Q,clr,clk);output1:0 Q;input clr,clk;reg 1:0Q;always(

10、posedge clr or negedge clk)if (clr)Q = 2d0;else Q = Q + 1;endmodule（3）進(jìn)行編譯，編譯成功后，生成一個(gè)Test，進(jìn)行行為級仿真，觀察計(jì)數(shù)過程的波形圖來檢驗(yàn)?zāi)K程序編寫是否正確。2分頻電路（1）構(gòu)建一個(gè)名為frequency2的工程，按照試驗(yàn)要求進(jìn)行模塊代碼的編寫；（2）定義一個(gè)2位寄存器型計(jì)數(shù)變量counter，設(shè)置其初始值為00，并實(shí)現(xiàn)其計(jì)數(shù)器功能；當(dāng)計(jì)數(shù)變量counter為00,10時(shí)，輸出0，當(dāng)計(jì)數(shù)變量counter為01,11時(shí)，輸出1，即可實(shí)現(xiàn)一個(gè)二分頻電路功能；其程序代碼如下：module frequency2(c

11、lock,out);input clock;output out;reg out = 1b0;reg1:0 code = 2b00;always(posedge clock)beginif(clock)code=code+2b01;case (code)2b00:out = 0;2b01:out = 1;2b10:out = 0;2b11:out = 1;endcaseendendmodule（3）進(jìn)行編譯，編譯成功后，生成一個(gè)Test，進(jìn)行行為級仿真，觀察生成的波形圖來檢驗(yàn)(jinyn)模塊程序編寫是否正確。實(shí)驗(yàn)數(shù)據(jù)及結(jié)果(ji gu)分析：2位計(jì)數(shù)器實(shí)驗(yàn)(shyn)結(jié)果圖如下圖4： 圖4:2位二進(jìn)制計(jì)數(shù)器結(jié)果(ji gu)波形圖2分頻電路實(shí)現(xiàn)(shxin)結(jié)果波形圖如下圖5： 圖5:2分頻(fn pn)電路實(shí)現(xiàn)結(jié)果波形圖實(shí)驗(yàn)結(jié)論(jiln)、心得體會(huì)和改進(jìn)建議：（1）實(shí)驗(yàn)時(shí)要根據(jù)具體的實(shí)驗(yàn)內(nèi)容選取(xunq)合適的數(shù)據(jù)類型，這樣可以省事不少。（2）每一個(gè)(y )實(shí)驗(yàn)都有很多種可采取的實(shí)驗(yàn)方法，而通過縝密的思考可以讓我們找到一種巧妙的解決方案，大大提升實(shí)驗(yàn)的趣味性。（3）通過這兩組實(shí)驗(yàn)，我對于verilog編程