大規(guī)模集成電路實驗報告(共12頁)

1、電子科技大學計算機學院實驗中心計算機科學與工程學院實驗報告課程名稱：大規(guī)模集成電路原理與設計學院：計算機科學與工程學院專業(yè)：計算機科學與技術學生姓名：林怡學號：2012060020023指導教師：蔡世民日期：2014年10月30日電 子 科 技 大 學實 驗 報 告實驗(shyn)一一、實驗(shyn)名稱：（1）42編碼器 （2）24譯碼器 （3）2位比較(bjio)器二、實驗學時：4學時三、實驗內容和目的內容：（1）設計一個4-2編碼器模塊，將輸入的每一個高低電平信號編成一個對應的二進制代碼。（2）設計一個2-4譯碼器模塊，其功能是編碼器的反操作。（3）設計一個2位二進制比較器模塊，實現(xiàn)兩

2、個2位二進制數(shù)的比較操作并在相應輸出端口輸出高電平。目的：（1）認識并學習使用Xilinx軟件；（2）能夠靈活利用Verilog語言編程實現(xiàn)一些基本的功能塊，如：編碼器，譯碼器等。四、實驗原理：（1）由4-2編碼器和2-4譯碼器的輸入輸出邏輯框圖，注意到對應于每一個二進制編碼的輸入，有且僅有一個唯一的二進制編碼的輸出，因此考慮采用case語句來實現(xiàn)此功能；（2）根據(jù)輸入輸出變量之間的邏輯關系來編寫相應的程序；（3）通過給定一組輸入的高、低電平信號進行行為級仿真，觀察最終產(chǎn)生的波形圖來檢驗編寫程序的正確性。（4）Verilog編程語言的語法及其相應的功能。五、實驗器材（設備、元器件）：Windo

3、ws平臺下的xilinx軟件 六、實驗(shyn)步驟：4-2編碼器：（1）構建一個名為encode42的工程，根據(jù)實驗(shyn)要求進行模塊代碼的編寫；（2）實驗要求將輸入的每一個高低電平信號(xnho)（對應于每一個4位二進制編碼），編成一個對應的2位二進制代碼輸出，故考慮采用case語句來實現(xiàn)對應于不同輸入得到對應輸出的功能，對于默認輸入狀態(tài)采用高阻態(tài)輸出；其代碼如下：module encode42(I3,I2,I1,I0,Y1,Y0);input I3,I2,I1,I0;output Y1,Y0;reg Y1,Y0;always (I3,I2,I1,I0)begincase(I3,I

4、2,I1,I0)4b0001:Y1,Y0=2b00;4b0010:Y1,Y0=2b01;4b0100:Y1,Y0=2b10;4b1000:Y1,Y0=2b11;default: Y1,Y0=2bz;endcaseendendmodule（3）進行編譯，編譯成功后，給定一組高低電平的輸入信號，進行行為級仿真，觀察最終生成的波形圖來檢驗模塊是否實現(xiàn)了對應的功能。2-4譯碼器：（1）構建一個名為decode2_4的工程，根據(jù)實驗要求進行模塊代碼的編寫；（2）實驗要求將輸入的每一個高低電平信號（對應于每一個2位二進制編碼），編成一個對應的4位二進制代碼輸出，故考慮采用case語句來實現(xiàn)此功能；其代碼如

5、下：module decode2_4(Y3,Y2,Y1,Y0,I1,I0);input I1,I0;output Y3,Y2,Y1,Y0;reg Y3,Y2,Y1,Y0;always (I1,I0)begincase(I1,I0)2b00:Y3,Y2,Y1,Y0=4b0001;2b01:Y3,Y2,Y1,Y0=4b0010;2b10:Y3,Y2,Y1,Y0=4b0100;2b11:Y3,Y2,Y1,Y0=4b1000;default:Y3,Y2,Y1,Y0=4bz;endcaseendendmodule（3）進行編譯，編譯成功后，給定一組高低電平的輸入信號，進行行為級仿真，觀察最終生成(shn

6、 chn)的波形圖來檢驗模塊是否實現(xiàn)了對應的功能。2位比較(bjio)器：（1）構建一個名為compare的工程，根據(jù)(gnj)實驗要求進行模塊代碼的編寫；（2） bigger，smaller，equal為對應的三個輸出端口，分別代表ab,ab)beginbigger = 1; smaller = 0;equal = 0;end if (ab)beginsmaller = 1;bigger = 0;equal = 0;endendendmodule（3）進行編譯，編譯成功后，給定兩個輸入信號a,b，進行行為級仿真，觀察最終三個輸出端口的波形圖來檢驗(jinyn)模塊是否實現(xiàn)了對應2位比較器功能

7、。七、實驗(shyn)數(shù)據(jù)及結果分析4-2編碼器的實驗結果(ji gu)波形圖如下圖1： 圖1:4-2編碼器輸出(shch)波形圖2-4譯碼器的實驗結果(ji gu)波形圖如下圖2： 圖2:2-4譯碼器輸出(shch)波形圖2位比較器的實驗結果波形圖如下圖3：圖3:2位比較(bjio)器輸出波形圖八、實驗(shyn)總結及心得體會（1）通過這次(zh c)實驗，我對于verilog中的數(shù)據(jù)類型和語法有了初步的了解和掌握；（2）由于實驗過程中程序多次出現(xiàn)錯誤，我也學會了如何利用xilinx進行調試；（3）這次實驗也激發(fā)了我對大規(guī)模集成電路的興趣。 電 子 科 技 大 學實 驗 報 告實驗(shy

8、n)二實驗(shyn)名稱：（1）實現(xiàn)(shxin)2位計數(shù)器（2）實現(xiàn)2分頻電路實驗學時：4實驗內容和目的：內容:（1）設計一個2位計數(shù)器模塊，實現(xiàn)2位二進制數(shù)的計數(shù)功能；（2）設計一個2分頻模塊，實現(xiàn)2分頻電路。目的：（1）熟練掌握Verilog編程語言；（2）通過編程實現(xiàn)程序計數(shù)器以及分頻器，進一步理解掌握計數(shù)器和分頻器的原理并掌握Verilog編程的整個過程。實驗原理：（1）因為寄存器型變量在自增1后超出其范圍時會自動清零，所以采用寄存器型變量；（2）對于二分頻電路，觀察可知，若設置一個計數(shù)器code，當clock上升沿來臨時，code增1，當code為二進制11,01時，輸出1；計數(shù)

9、器數(shù)到10,00時，輸出0。（3）Verilog編程語言的語法及其相應的功能。實驗器材（設備、元器件）Xilinx軟件實驗(shyn)步驟：2位計數(shù)器（1）構建(u jin)一個名為counter的工程，按照試驗要求進行模塊代碼的編寫；（2）定義(dngy)一個2位寄存器型輸出變量1:0y，并將其初始化為0；定義輸入脈沖信號clk，每檢測到一個輸入信號的上升沿脈沖，輸出變量自增1（輸出變量自增變化過程：0001，0110，1011，1100）。其程序代碼如下：module counter(Q,clr,clk);output1:0 Q;input clr,clk;reg 1:0Q;always(

10、posedge clr or negedge clk)if (clr)Q = 2d0;else Q = Q + 1;endmodule（3）進行編譯，編譯成功后，生成一個Test，進行行為級仿真，觀察計數(shù)過程的波形圖來檢驗模塊程序編寫是否正確。2分頻電路（1）構建一個名為frequency2的工程，按照試驗要求進行模塊代碼的編寫；（2）定義一個2位寄存器型計數(shù)變量counter，設置其初始值為00，并實現(xiàn)其計數(shù)器功能；當計數(shù)變量counter為00,10時，輸出0，當計數(shù)變量counter為01,11時，輸出1，即可實現(xiàn)一個二分頻電路功能；其程序代碼如下：module frequency2(c

11、lock,out);input clock;output out;reg out = 1b0;reg1:0 code = 2b00;always(posedge clock)beginif(clock)code=code+2b01;case (code)2b00:out = 0;2b01:out = 1;2b10:out = 0;2b11:out = 1;endcaseendendmodule（3）進行編譯，編譯成功后，生成一個Test，進行行為級仿真，觀察生成的波形圖來檢驗(jinyn)模塊程序編寫是否正確。實驗數(shù)據(jù)及結果(ji gu)分析：2位計數(shù)器實驗(shyn)結果圖如下圖4： 圖4:2位二進制計數(shù)器結果(ji gu)波形圖2分頻電路實現(xiàn)(shxin)結果波形圖如下圖5： 圖5:2分頻(fn pn)電路實現(xiàn)結果波形圖實驗結論(jiln)、心得體會和改進建議：（1）實驗時要根據(jù)具體的實驗內容選取(xunq)合適的數(shù)據(jù)類型，這樣可以省事不少。（2）每一個(y )實驗都有很多種可采取的實驗方法，而通過縝密的思考可以讓我們找到一種巧妙的解決方案，大大提升實驗的趣味性。（3）通過這兩組實驗，我對于verilog編程