verilog8位全加器實驗報告

1、Verilog實驗報告基于封裝設(shè)計思想實現(xiàn)8位全加器1=1小組成員：實驗時間：2010年5月16日實驗報告-一基于封裝設(shè)計思想實現(xiàn)8位全加器實驗時間：2010年5月16日小組成員：實驗?zāi)康?）在掌握QuartusII軟件環(huán)境和全加器原理的基礎(chǔ)上，重點學(xué)習(xí) Verilog封裝的設(shè)計方法。2）進一步鞏固文本和圖形法結(jié)合的設(shè)計方法。實驗儀器PC 機數(shù)字系統(tǒng)設(shè)計實驗開發(fā)板實驗學(xué)時：3學(xué)時實驗原理：全加器的原理設(shè)計.實驗步驟1）熟悉quartusII的使用a）打開開發(fā)環(huán)境，如錯誤！未找到引用源。命令提示符WinEARC apt m-eWindowsW indow s Medi a FlayerWind口

2、WE MaEEangarWindows Movi e Maker遠程詢助ShowBuff. exeWin!瞄Acr ob at Distiller 7.0Adobe Acrobat 7. 0 ProfaEzi oruilAdobe Desi gner 7. 036口安全衛(wèi)士Cyber Li rik F ow arll1i|ll卡已斯基反病毒6 . DQu：rtuEII5. 1HelpCjiiar tusIIII5. 15. 1Me吾:mWiz:ard. Plug-in M:iTiagarT：dlkEack 工 ns tall寶j AlteraII5. 1Unih三tall,. Repair o

3、r Modi yAlcohol 120%AEM D aval op arSui tavl.2E eyond C omp:ai- eAl + i i jjti：】回 Frotai 99 SEOc八個一位加法器連接成的一個八位加法器原理圖圖表:3）仿真波形:StatusModule| Progress % | Time IJxJSiirnjlatoi00:00:17NameValue at16.T ns?1B 0c2B XsiB Xs2B Xs3B Xs4B Xs5B Xs6B XsTB Xs8B XB 1111111-irlB 1-k2B 1-1:3B 1-1:4B 1-1:5B 1-i:BB

4、1-kTB 1-x8B 1fB llllllf-yiB 1-y2B 1-y3B 1-y4B 1-y5B 1_y6B 1-yTB 14）封裝后的八位加法器:5）程序代碼: module yy1（x,y,sum,c1,c2）;input x;input y;input c1;output sum;output c2;assignc2,sum=x+y+c1;endmodule問題回答：assign用于描述組合邏輯，always（敏感事件列表）用于描述時序邏輯。所有的assign和always塊都是并行發(fā)生的。并行塊、順序塊，將要并行執(zhí)行的語句寫在fork/語句并行執(zhí)行join將要順序執(zhí)行的語句寫在begin/語句順序執(zhí)行end并行塊和順序塊都可以寫在initial或always之后，也就是說寫在塊中的語句是時序邏輯的 對assign之后不能加塊，實現(xiàn)組合邏輯只能用逐句的使用assign 組合邏輯如果不考慮門的延時的話當然可以理解為瞬時執(zhí)行的，因此 沒有并行和順序之分，并行和順序是針對時序邏輯來說的。值得注意 的是所有的時序塊都是并行執(zhí)行的。initial塊只在信號進入模塊后 執(zhí)行1次而always塊是由