fpga觸發(fā)器及計(jì)數(shù)器實(shí)驗(yàn)報(bào)告

1、-. z.*電力學(xué)院FPGA應(yīng)用開(kāi)發(fā)實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)名稱： 觸發(fā)器與計(jì)數(shù)器 專 業(yè)： 電子科學(xué)與技術(shù) 姓 名：班 級(jí)：學(xué) 號(hào)：1.觸發(fā)器功能的模擬實(shí)現(xiàn)實(shí)驗(yàn)?zāi)康模赫莆沼|發(fā)器功能的測(cè)試方法。掌握根本RS觸發(fā)器的組成及工作原理。掌握集成JK觸發(fā)器和D觸發(fā)器的邏輯功能及觸發(fā)方式。掌握幾種主要觸發(fā)器之間相互轉(zhuǎn)換的方法。通過(guò)實(shí)驗(yàn)，體會(huì)EPLD芯片的高集成度和多I/O口。實(shí)驗(yàn)說(shuō)明：將根本RS觸發(fā)器，同步RS觸發(fā)器，集成J-K觸發(fā)器，D觸發(fā)器同時(shí)集一個(gè)FPGA芯片中模擬其功能，并研究其相互轉(zhuǎn)化的方法。實(shí)驗(yàn)的具體實(shí)現(xiàn)要連線測(cè)試，實(shí)驗(yàn)原理如下圖：2.計(jì)數(shù)器在VHDL中，可以用QMegaWizard Plug-In M

2、anager命令，翻開(kāi)如下列圖所示的對(duì)話框。第2步：直接單擊Ne*t按鈕，出現(xiàn)如下列圖所示的對(duì)話框。如下圖，在左邊的選擇框中選擇“LPM_COUNTER，在輸出文件類型單項(xiàng)選擇框中選中“VHDL，并輸入文件名為“counter_lpm。第3步：完成設(shè)置后直接單擊Ne*t按鈕，翻開(kāi)如下列圖所示的對(duì)話框。在輸出位數(shù)的下拉框中選擇“8 bits，在計(jì)數(shù)方向的單項(xiàng)選擇框中選中“Up only。這個(gè)設(shè)置表示生成的計(jì)數(shù)器是8位加法計(jì)數(shù)器。第4步：獨(dú)立設(shè)計(jì)模為七的計(jì)數(shù)器第4步：?jiǎn)螕鬘e*t按鈕后，出現(xiàn)如下列圖所示的對(duì)話框。在該對(duì)話框中選擇添加額外的端口，在這里選中“Count Enable選項(xiàng)，表示添加了一

3、個(gè)計(jì)數(shù)使能端口，此時(shí)在左邊的圖形符號(hào)中可以看到多了一個(gè)“t_en的引腳。第5步：?jiǎn)螕鬘e*t按鈕，翻開(kāi)如下列圖所示的下一個(gè)對(duì)話框。在同步輸入Synchronous inputs處選擇“Load，在異步輸入Asynchronous inputs處選擇“Clear。表示在計(jì)數(shù)器中添加了一個(gè)同步置數(shù)端和一個(gè)異步清0端，在左邊的圖形符號(hào)中可以看到又添加了一個(gè)aclr、sload和用于置數(shù)用的data7.0。第6步：繼續(xù)單擊Ne*t按鈕直到完畢為止。到此即完成了一個(gè)8位計(jì)數(shù)器的設(shè)計(jì)，同時(shí)生成了一個(gè)VHDL文件此couter_lpm.vhd。第7步：接著需要將生成的couter_lpm.vhd文件添加到工

4、程中，如下列圖所示，在工程瀏覽器窗口中，右擊“Device Design Files，在下拉菜單中選擇“Add/Remove Files in Project命令。第8步：選擇添加文件命令后，翻開(kāi)如下列圖所示的對(duì)話框。在“File name處可直接輸入將添加的文件名，或通過(guò)點(diǎn)擊右邊的瀏覽按鈕，翻開(kāi)瀏覽窗口，選擇需要添加的文件。然后點(diǎn)擊右邊的Add按鈕，即完成。第9步：將couter_lpm.vhd設(shè)定為頂層設(shè)計(jì)文件，進(jìn)展語(yǔ)法檢查后，執(zhí)行與方法一一樣的操作即可。3.時(shí)鐘電路利用上面設(shè)計(jì)好的計(jì)數(shù)器和分頻器設(shè)計(jì)一個(gè)實(shí)時(shí)的時(shí)鐘。一共需要1個(gè)模24計(jì)數(shù)器、2個(gè)模6計(jì)數(shù)器、2個(gè)模10計(jì)數(shù)器、一個(gè)生成1Hz的分頻器和6個(gè)數(shù)碼管解碼器。最終用HE*5HE*4顯示小時(shí)023，用HE*3HE*2顯示分鐘059，用HE*1HE*0顯示秒鐘059。具體步驟如下：第1步：新建一個(gè)QuartusII工程，將其命名為Clockcircut。第2步：建立各功能模塊計(jì)數(shù)器、分頻器及7段數(shù)碼管的VHDL文件，并分別將它們?cè)O(shè)置成頂層文件，進(jìn)展編譯和仿真。1模為24的計(jì)數(shù)器VHDL代碼：2模為6的計(jì)數(shù)器VHDL代碼：3模為10的計(jì)數(shù)器VHDL代碼：47段數(shù)碼管的VHDL代碼：550M分頻的分頻器VHDL代碼：第3步：語(yǔ)法檢查通過(guò)后直接生成符號(hào)。第4步：采用圖形編輯器，將幾個(gè)模塊連接起來(lái)構(gòu)成一個(gè)時(shí)鐘。第5步：將原理