4——SPLD內(nèi)部結(jié)構(gòu)及工作原理

1、1第四章 SPLD基本結(jié)構(gòu)及工作原理 SPLD的根本結(jié)構(gòu)主要內(nèi)容PROM器件PLA器件PAL器件GAL器件2SPLD 的 基 本 結(jié) 構(gòu) 圖輸入電路與陣列輸出電路或陣列輸入項乘積項和項輸入輸出反饋輸入信號互補輸出的輸入緩沖電路, 用以產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。輸入電路在PLD 中的畫法AAA4.1 SPLD的根本結(jié)構(gòu)3CABCCABBAW7 = ABCABCW0 =由一組多輸入與門組成，用以產(chǎn)生輸入變量的各乘積項。與陣列SPLD 的 基 本 結(jié) 構(gòu) 輸入電路輸出電路或陣列輸入項乘積項和項輸入輸出反饋輸入信號與陣列4.1 SPLD的根本結(jié)構(gòu)4例如 ABCY3Y2Y1與陣

2、列SPLD 的 基 本 結(jié) 構(gòu) 輸入電路與陣列輸出電路或陣列輸入項乘積項和項輸入輸出反饋輸入信號由圖可得 Y1 = ABC + ABC + ABC Y2 = ABC + ABC Y3 = ABC + ABC由一組多輸入或門組成，用以產(chǎn)生和項，即將輸入的某些乘積項相加。4.1 SPLD的根本結(jié)構(gòu)或陣列5SPLD 的 基 本 結(jié) 構(gòu) 輸入電路與陣列輸出電路或陣列輸入項乘積項和項輸入輸出反饋輸入信號SPLD的輸出電路因器件的不同而有所不同，但總體可分為固定輸出和可組態(tài)輸出兩大類。根據(jù)與門陣列、或門陣列和輸出電路結(jié)構(gòu)的不同，簡單的低密度PLD可分為PROM、PLA、PAL、GAL四種根本類型，下面分別

3、進行講解。4.1 SPLD的根本結(jié)構(gòu)64.2 PROM器件1根本結(jié)構(gòu)A B CA B CA B CA B CA B CA B CA B CA B CA B CO1 O2 O3或陣列（可編程）與陣列（固定）2特點“與陣列固定，不能編程，“或陣列可以編程。與陣列是一個全譯碼電路，即n個輸入量總共有2n個不同的組合積項輸出，因此有2n 條積項線。與陣列的固定連接關(guān)系造成芯片面積的浪費，利用效率低。73應用設計例1：用PROM構(gòu)造半加器C=A0A14.2 PROM器件S=A0 Al =A0Al + A0A1+CSA1A0A1A0A1A0A1A0SC000001101010110181234567891

4、011121314150例2: 用PROM實現(xiàn)22乘法器輸 入輸 出A1 A0B1 B0P3 P2 P1 P00 00 00 0 0 00 00 10 0 0 00 01 00 0 0 00 01 10 0 0 00 10 00 0 0 00 10 10 0 0 10 11 00 0 1 00 11 10 0 1 11 00 00 0 0 01 00 10 0 1 01 01 00 1 0 01 01 10 1 1 01 10 00 0 0 01 10 10 0 1 11 11 00 1 1 01 11 11 0 0 1123456789101112131415094.3 PLA器件1根本結(jié)構(gòu)

5、與陣列不采用全譯碼方式，標準的與或表達式已不適用，需要把邏輯函數(shù)化成最簡的與或表達式。有多個輸出時，要盡量利用公共的與項，以提高陣列的利用率。 A B CO1 O2 O3或陣列（可編程）與陣列（可編程）2特點“與陣列和或陣列都可以編程，方便了設計工作。算法復雜, 器件運行速度下降制造工藝復雜，價格高。10根本思想：根據(jù)PLA結(jié)構(gòu)，安排每個積項占一條積項線，在不同輸出函數(shù)中如有相同積項，那么共享。每個輸出函數(shù)有n個積項，就在或陣列上將它的縱向線與相關(guān)的n個積項線相連。簡單地說，用PLA實現(xiàn)組合邏輯函數(shù)時，先將函數(shù)化簡為最簡與或式，再把對應的與項或起來即可。O1=ABC+BCO2=AB+ACO3=

6、AB+AC例：用PLA實現(xiàn)以下組合邏輯函數(shù)電路3應用設計4.3 PLA器件A B CO1 O2 O3A B CA BA CB CA B11采用熔絲編程方式，只能一次性編程。4.4 PAL器件1根本結(jié)構(gòu)左圖為最簡單的PAL器件結(jié)構(gòu)。目前常見的PAL器件中，輸入變量最多可達20個，與項的個數(shù)最多有80個，或陣列輸出端最多的有10個，每個或門輸入端最多的可達16個。2特點“與陣列可編程，“或陣列固定。A2A1A0D0D1D2或陣列（固定）與陣列（可編程）12為了擴展電路的功能，并增加使用的靈活性，PAL在與或陣列的根底上，增加了多種輸出及反響電路，構(gòu)成了各種型號的PAL器件。反饋電路輸入電路固定“或

7、”陣列可編程“與”陣列輸出電路輸入電路2特點具有多種形式的輸出結(jié)構(gòu)根據(jù)PAL器件的輸出結(jié)構(gòu)和反響電路的不同，可將它們大致分成專用輸出、可編程輸入/輸出、存放器輸出、異或輸出以及運算選通反響輸出等幾種類型。13專用輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出端只能作輸出用，不能用作輸入。輸出端可以是或門、或非門，或者互補輸出結(jié)構(gòu)。因電路中不含觸發(fā)器，所以只能實現(xiàn)組合邏輯電路。常用的產(chǎn)品有 PAL10H8(10輸入，8輸出，高電平輸出)、PAL10L8(10輸入，8輸出，低電平輸出) 、PAL16C1(16輸入，1輸出，互補型輸出)等。3PAL的輸出結(jié)構(gòu)輸入線OI積項線14 可編程輸入/輸出結(jié)構(gòu) 這種結(jié)構(gòu)在或門輸出之后

8、增加了一個三態(tài)輸出緩沖器，它的控制端OE由與陣列的第一個乘積項控制，可直接送往輸出，也可作為輸入用。 常用的產(chǎn)品有 PAL16L8、PAL20L10等。當OE=0時，三態(tài)輸出呈高阻態(tài)，I/O引腳作輸入使用；當OE=1時，三態(tài)門選通，I/O引腳作輸出使用。3PAL的輸出結(jié)構(gòu)II/OOE作輸出使用時，也可將輸出再經(jīng)互補輸出的緩沖器反響到與陣列輸入，用于實現(xiàn)復雜的組合邏輯電路。15 存放器輸出結(jié)構(gòu)常用的產(chǎn)品有 PAL16R4、PAL16R8等。R表示存放器輸出型。3PAL的輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出端有一D觸發(fā)器。在時鐘上升沿先將或門輸出寄存在D觸發(fā)器的Q端，當使能信號OE有效時，Q端的信號經(jīng)三態(tài)緩沖器

9、反相后輸出，輸出為低電平有效。觸發(fā)器的Q端輸出還可以通過緩沖器反饋送至與陣列的輸入端。因而這種結(jié)構(gòu)的PAL能記憶原來的狀態(tài)，實現(xiàn)時序邏輯電路。16 異或輸出結(jié)構(gòu)這種結(jié)構(gòu)的輸出局部有兩個或門，它們的輸出經(jīng)異或門進行異或運算后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出。這種結(jié)構(gòu)不僅便于對與或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對存放器狀態(tài)進行保持操作。該種結(jié)構(gòu)的產(chǎn)品有 PAL20X4、PAL20X8(X表示異或輸出型)等。YQ3PAL的輸出結(jié)構(gòu)IQQDCLOCKOEOC17在異或門的根底上，將觸發(fā)器的輸出反響到運算選通邏輯電路，與輸入項進行組合后送與陣列進行編程，可獲得16種可能的邏輯組合。3PAL的輸出結(jié)構(gòu)運算

10、選通反響結(jié)構(gòu)這種結(jié)構(gòu)的產(chǎn)品有PAL16A4(A表示運算選通反響輸出型)。18圖示電路即為經(jīng)過編程產(chǎn)生16種運算結(jié)果的PAL。19例：用PAL器件設計一個數(shù)值判別電路。要求判斷4位二進制數(shù)DCBA的大小在05、6 10、11 15哪一個區(qū)間之內(nèi)。十進制數(shù)二進制數(shù)Y0Y1Y2DCBA000001001000110020010100300111004010010050101100601100107011101081000010910010101010100101110110011211000011311010011411100011511110014PAL的應用2021GAL器件分兩大類：一類為普通

11、型GAL，其與或陣列結(jié)構(gòu)與PAL相似，如GAL16V8、GAL20V8、 ispGAL16Z8等；另一類為新型GAL，其與或陣列均可編程， 與PLA結(jié)構(gòu)相似，代表器件為GAL39V8。 4.5 GAL器件GAL是在PAL的根底上開展起來的，具有和PAL相同的與或陣列，即可編程的與陣列和固定的或陣列。不同的是它采用了電擦除、電可編程的E2PROM工藝制作，可以用電信號擦除并反復編程上百次。GAL器件的輸出端設置了可編程的輸出邏輯宏單元OLMCOutput Logic Macro Cell，可以將OLMC設置成不同的輸出方式。這樣，同一型號的GAL器件可以實現(xiàn)PAL器件所有的各種輸出電路工作模式，

12、可取代大局部PAL器件， 因此稱為通用可編程邏輯器件。1概述22優(yōu)點：2GAL器件的特點缺點：采用電擦除工藝和高速編程方法，使編程改寫變得方便、 快速，整個芯片改寫只需數(shù)秒鐘，可改寫 百次以上。 速度快、功耗低。存取時間為1240ns，功耗僅為雙極型PAL的1/2或1/4，編程數(shù)據(jù)可保存20年以上。采用可編程的輸出邏輯宏單元(OLMC)，使其具有極大的靈活性和通用性?？深A置和加電復位所有存放器，備有加密單元。仍屬于低密度PLD，規(guī)模小，每片相當于幾十個等效門電路，只能代替 24片MSI器件。在使用中還有許多局限性，如一般GAL只能用于同步時序電路，各OLMC中的觸發(fā)器只能同時置位或清零，還不能

13、充分發(fā)揮其作用。23GAL和PAL在結(jié)構(gòu)上的區(qū)別PAL結(jié)構(gòu)GAL結(jié)構(gòu)或陣列做在OLMC結(jié)構(gòu)中適當?shù)貫镺LMC進行編程，GAL就可以在功能上代替PAL各種輸出類型及其派生類型243GAL器件的根本結(jié)構(gòu)(以GAL16V8為例) GAL16V8 引腳圖8 個輸入端8 個 I/O 端1 個時鐘輸入端1 個輸出使能控制輸入端251 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32) GAL16V8 邏輯圖輸出邏輯宏單元 (Output Logic Macro- Cell

14、，簡稱 OLMC)與陣列 輸入電路261 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O 17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32)與陣列的作用是產(chǎn)生輸入信號的乘積項。其輸入信號為 8 個輸入端提供的原、反變量和 8 個反饋輸入端提供的原、反變量。產(chǎn)生這些變量的那些乘積項，則由對與陣列的編程決定。 時鐘輸入端，提供時序電路所需要的時鐘信號。輸出使能控制輸入端。它作為全局控制信號控制各 I/O 端的工作方式。271 CLK2 I3 I4 I5 I6 I7 I8 I9 II/O 19I/O 18I/O

15、17I/O 16I/O 15I/O 14I/O 13I/O 12OE 11可編程與陣列(64 32) OLMC 中含有或門、D 觸發(fā)器和多路選擇器等，通過對 OLMC 編程可得到組合電路輸出、時序電路輸出、雙向 I/O 端等多種工作組態(tài)。 GAL16V8 邏輯圖2864x3216x64x8294GAL的輸出邏輯宏單元OLMC1個8輸入或門1個異或門1個D觸發(fā)器4個多路選擇開關(guān)4個控制字來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(n)CLKOECLKO

16、EG1AC1 (n)30由OLMC的結(jié)構(gòu)圖可以看出，OLMC中的異或門和四個多路選擇開關(guān)由四個結(jié)構(gòu)控制字XOR(n)、AC0、AC1(n)和Syn編程控制。其中XOR(n) 和AC1(n)是各個OLMC自己的控制字，n代表OLMC的編號，這個編號與每個OLMC連接的引腳號碼一致； AC0和Syn為8個OLMC共用的控制字。OLMC的結(jié)構(gòu)控制字這些控制字集中放在一個行地址為第60行的具有82位的結(jié)構(gòu)控制字中。來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(

17、n)CLKOECLKOEG1AC1 (n)318輸入或門每個OLMC包含或陣列中的一個8輸入或門，或門的每一個輸入對應一個乘積項與陣列中的一個輸出，故或門的輸出為假設干個乘積項之和?；蜷T的輸出接到異或門的一個輸入端。異或門異或門用于控制或門輸出信號的極性。異或門的另一個輸入端為結(jié)構(gòu)控制字中的1位XOR(n)，當XOR(n)端為1時，異或門起反相器作用；否那么為同相輸出。異或門的輸出直接送到D觸發(fā)器的輸入端。D觸發(fā)器D觸發(fā)器用于鎖存異或門的輸出狀態(tài)，使GAL能實現(xiàn)時序邏輯電路。XOR(n)來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1

18、 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(n)CLKOECLKOEG1AC1 (n)32PTMUX由編程的控制字AC0和AC1(n)加到與非門G1輸出后進行控制。當AC0或AC1(n)=0時，第一個積項通過PTMUX輸出到或門的輸入端，作為或門的一個輸入積項；當AC0=AC1(n)=1時，第一個積項不能作為輸入項，可被選為三態(tài)門的控制項。此時PTMUX輸出為0，對或門輸出沒影響。4個多路選擇開關(guān)積項選擇多路開關(guān)PTMUX是一個二選一開關(guān)電路，它的輸入端來自可編程與陣列中的8個積項中的第一個，由編程決定這一積項用作輸入項還是用作三態(tài)門的控制項。AC0AC1

19、 (n)來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(n)CLKOECLKOEG1AC1 (n)33當AC0 AC1(n)=00時，TSMUX輸出為固定高電平，三態(tài)門始終選通，I/O(n)端只能作輸出使用。當AC0 AC1(n)=01時，TSMUX輸出為固定低電平，三態(tài)門工作在高阻狀態(tài)，無輸出，此時I/O(n)端可作輸入使用。當AC0 AC1(n)=10時，TSMUX輸出為公共控制信號OE，三態(tài)門的工作狀態(tài)由外接OE信號控制。OE=1時，I/O(n)端

20、作輸出用； OE=0時，I/O(n)端作輸入用。當AC0 AC1(n)=11時，TSMUX輸出為由與陣列來的第一個積項，那么由與陣列來的各組的第一個積項分別控制各自的三態(tài)門的輸出。這是一個四選一開關(guān)電路，它的輸入有：第一個積項、8個OLMC的共用控制信號OE、固定的高電平VCC和固定的低電平(地)。選擇控制由控制字AC0和AC1(n)實現(xiàn)。輸出三態(tài)門共有四種控制選擇。來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(n)CLKOECLKOEG1AC1 (n

21、)三態(tài)門控制選擇多路開關(guān)TSMUX34當AC0+AC1(n)=AC0&AC1(n)=1,即AC0=1且AC1(n)=0時，選擇D觸發(fā)器輸出；此時三態(tài)門受外部控制信號OE的控制，當OE=1時, D觸發(fā)器的輸出才會經(jīng)三態(tài)門驅(qū)動到I/O(n)端。 這也是一個二選一開關(guān)電路，它通過控制字AC0和AC1(n)作用到或非門G2，再由G2輸出對OMUX進行選擇控制。當AC0和AC1(n)為其它三種組合時，選擇異或門直接輸出到三態(tài)門。來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(

22、n)I/O(n)CLKOECLKOEG1AC1 (n)輸出選擇多路開關(guān)OMUX35四個反饋輸入來自: D觸發(fā)器Q端的輸出； 本級的I/O端； 相鄰單元的輸出； 固定低電平(地)。選擇控制由三個結(jié)構(gòu)控制字AC0、 AC1(n)和Syn的組合實現(xiàn)。當AC0 AC1(n) Syn=11x時，F(xiàn)MUX的輸出選為本級的I/O。當AC0 AC1(n) Syn=10 x時，F(xiàn)MUX的輸出為D觸發(fā)器的Q輸出。當AC0 AC1(n) Syn=0 x1時, FMUX的輸出選為相鄰單元的輸出。當AC0 AC1(n) Syn=0 x0時，F(xiàn)MUX的輸出為固定低電平。反響選擇多路開關(guān)FMUX來自與陣列01PTMUXXOR(n)QQDAC0反饋FMUX10 x11x0 x10 x0AC0SynAC1 (n)11100100TSUXM01OUXMVCCG2來自鄰級輸出(n)I/O(n)CLKOECLKO