數(shù)字電子技術(shù)：ch04-2 組合邏輯電路

1、4.4 若干典型的組合邏輯集成電路4.4.1 編碼器4.4.2 譯碼器/數(shù)據(jù)分配器4.4.3 數(shù)據(jù)選擇器4.4.4 數(shù)值比較器4.4.5 算術(shù)運(yùn)算電路4.4 若干典型的組合邏輯集成電路編碼器的分類：普通編碼器優(yōu)先編碼器 普通編碼器：任何時(shí)候只允許輸入一個(gè)有 效編碼信號(hào)，否則輸出就會(huì)發(fā)生混亂。 允許同時(shí)輸入兩個(gè)以上的有效編碼信號(hào)。當(dāng)同時(shí)輸入幾個(gè)有效編碼信號(hào)時(shí)，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級(jí)別，只對(duì)其中優(yōu)先權(quán)最高的一個(gè)進(jìn)行編碼。1、) 編碼器 (Encoder)的概念與分類編碼：賦予二進(jìn)制代碼特定含義的過程稱為編碼。如：ASCII碼中，用1000001表示字母A等4.4.1 編碼器編碼器：具有實(shí)現(xiàn)

2、編碼功能的邏輯電路。二進(jìn)制編碼器的結(jié)構(gòu)框圖普通二進(jìn)制編碼器1、編碼器的工作原理 I0 I1 Yn-1 Y0 Y1 1n2-I二進(jìn)制 編碼器 2n個(gè) 輸入 n位二進(jìn)制碼輸出 能將每一個(gè)編碼輸入信號(hào)變換為不同的二進(jìn)制的代碼輸出。 如8線-3線編碼器：將8個(gè)輸入的信號(hào)分別編成 8個(gè)3位二進(jìn)制數(shù)碼輸出。如BCD編碼器：將10個(gè)編碼輸入信號(hào)分別編成10個(gè)4位碼輸出。4.4 若干典型的組合邏輯集成電路4.4.1 編碼器(1) 4線2線普通二進(jìn)制編碼器 （a）邏輯框圖4輸入二進(jìn)制碼輸出1、編碼器的工作原理4.4 若干典型的組合邏輯集成電路編碼器的輸入為高電平有效。1000010000100001Y0Y1I3

3、I2I1I0 （2）邏輯功能表11 0110004.4.1 編碼器(1) 同時(shí)為“1”的問題(兩個(gè)以上輸入為1情況）如：I2 = I3 = I1= I0= 1時(shí), Y1Y0 =00 (2) 同時(shí)為“0”的問題如： I2 = I3 = I1= I0= 0時(shí), Y1Y0 =00 4.4 若干典型的組合邏輯集成電路同時(shí)為“1”的問題和同時(shí)為“0”的問題無法輸出有效編碼。結(jié)論：普通編碼器不能同時(shí)輸入兩個(gè)已上的有效編碼信號(hào)一種解決同時(shí)為“1”的問題的要設(shè)計(jì)：優(yōu)先編碼器 I0 I1 I2 I3 Y0 Y1 (2)優(yōu)先編碼器線(42 線優(yōu)先編碼器)（設(shè)計(jì)）（1）列出功能表輸 入輸 出I0I1I2I3Y1Y0

4、100000100011010111高低（2）寫出邏輯表達(dá)式畫出邏輯電路（略） 輸入編碼信號(hào)高電平有效，輸出為二進(jìn)制代碼，輸入編碼信號(hào)優(yōu)先級(jí)從高到低為I0I3 輸出為Y1 Y04.4 若干典型的組合邏輯集成電路但沒有解決同時(shí)為“0”的問題當(dāng)：I2 = I3 = I1= I0= 0時(shí), Y1Y0 =00 3321IIIY+=33210IIIIY+=要解決上述問題需加約束條件優(yōu)先編碼方法雖然解決了同時(shí)為“1”的問題4.4 若干典型的組合邏輯集成電路 111010110001000001Y0Y1I3I2I1I0輸 出輸 入GS00000001111解決同時(shí)為“0”的問題當(dāng)所有的輸入都為0時(shí)I2 =

5、I3 = I1= I0= 0時(shí)GS=0 , Y1Y0 =00 GSI0 I1 I2 I3 Y0 Y1 (2.) 鍵盤輸入8421BCD碼編碼器（分析）代碼輸出使能標(biāo)志 編碼輸入 輸 入輸 出S0S1S2S3S4S5S6S7S8S9ABCDGS111111111100000111111111010011111111110110001111111101101111111111011101101111110111101011111101111101001111011111100111110111111100101101111111100011011111111100001該編碼器為輸入低電平有效2.

6、 鍵盤輸入8421BCD碼編碼器功能表 優(yōu)先編碼器CD4532的示意框圖、引腳圖2 集成電路編碼器4.4 若干典型的組合邏輯集成電路（B ）引腳圖（A）示意圖CD4532電路圖4.4 若干典型的組合邏輯集成電路IOS000000000011111 優(yōu)先編碼器CD4532功能表為什么要設(shè)計(jì)GS、EO輸出信號(hào)？輸 入輸 出EII7I6I5I4I3I2I1I0Y2Y1Y0GSEO00000010000000000001111111010111010100110110100011001010000101110100000101010100000010011010000000100010用二片CD453

7、2構(gòu)成16線-4線優(yōu)先編碼器,其邏輯圖如下圖所示，試分析其工作原理。 兩片都無編碼輸出。00 0 0 0 0 00000000000 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 L0 L1 GS2 L2 GS GS1 G3 G2 G1 G0 L3 若無有效電平輸入 0 1 1 1若有效電平輸入

8、1 0 0 0 10 0 0 0 0 0 1 0- - - - - -.0 0 0 0 0 0 0 10 0 0 0 0 0 0 00 0 0 0 0 0 0 0- - - - - -0 0 0 0 0 0 0 0 0 0 0 00 0 0 0 0 0 0 00 0 0 0 0 0 0 11 0 0 0 0 0 0 0L0 L1 L2 GS L3 。11010100011 CD4532(II) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS CD4532(I) I0 I1 I2 I3 I4 I5 I6 I7 Y0 Y1 Y2 EO EI GS EI2 EO2

9、 EI1 EO1 A8 A9 A10 A11 A12 A13 A14 A15 A0 A1 A2 A3 A4 A5 A6 A7 GS2 GS1 G3 G2G1 G0 0。100若有效電平輸入 1 0 0 0 1 1 1 1 1 0 0 1-0 0 0 0 0 0 0 00 0 0 0 0 0 0 10 0 0 0 0 0 1 0- - - - - -1 0 0 0 0 0 0 01100000 0 0 0 0 0 0 0- - - - - -0 0 0 0 0 0 0 0 若無有效電平輸入2 譯碼器的分類： 譯碼：譯碼是編碼的逆過程，它能將二進(jìn)制碼翻譯成代表某一特定含義的信號(hào).(即電路的某種狀態(tài)

10、)1 譯碼器的概念與分類譯碼器：具有譯碼功能的邏輯電路稱為譯碼器。唯一地址譯碼器將一系列代碼轉(zhuǎn)換成與之一一對(duì)應(yīng)的有效信號(hào)。 代碼變換器將一種代碼轉(zhuǎn)換成另一種代碼。 二進(jìn)制譯碼器 二十進(jìn)制譯碼器顯示譯碼器常見的唯一地址譯碼器： 4.4.2 譯碼器/數(shù)據(jù)分配器（1.） 二進(jìn)制譯碼器n 個(gè)輸入端使能輸入端2n個(gè)輸出端設(shè)輸入端的個(gè)數(shù)為n，輸出端的個(gè)數(shù)為M則有 M=2n2、 集成電路譯碼器2線 - 4線譯碼器的邏輯電路(分析） 4.4.2 譯碼器/數(shù)據(jù)分配器011111010110101101100111000011111Y3Y2Y1Y0A0A1E輸出輸 入功能表(1)(1)(1)(1)(0)(0)(0

11、)(a) 74HC139集成譯碼器 （ 2線 - 4線譯碼器）(1. )二進(jìn)制譯碼器4.4.2 譯碼器/數(shù)據(jù)分配器011111010110101101100111000011111Y3Y2Y1Y0A0A1E輸出輸 入功能表邏輯符號(hào)說明邏輯符號(hào)框外部的符號(hào)，表示外部輸入或輸出信號(hào)名稱，字母上面的“”號(hào)說明該輸入或輸出是低電平有效。符號(hào)框內(nèi)部的輸入、輸出變量表示其內(nèi)部的邏輯關(guān)系。在推導(dǎo)表達(dá)式的過程中，如果低有效的輸入或輸出變量(如)上面的“”號(hào)參與運(yùn)算(如E變?yōu)镋 )，則在畫邏輯圖或驗(yàn)證真值表時(shí)，注意將其還原為低有效符號(hào)。 (b) 74HC138(74LS138)集成譯碼器（ 3線 - 8線譯碼器

12、） 引腳圖邏輯圖4.4.2 譯碼器/數(shù)據(jù)分配器Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 74HC138集成譯碼器000100010邏輯圖0Y 1YY2 Y3 Y4 Y5 Y6 Y7 74HC138集成譯碼器功能表0111111111100110111111011001110111111010011110111100100111110111110001111110110100011111110110000111111110000001111111110111111111X111111111A2E3輸 出輸 入A1A01101111111111001101111110110011101111

13、110100111101111001001111101111100011111101101000111111101100001111111100000011111111011111111X111111111A2E3輸 出輸 入A1A01、已知下圖所示電路的輸入信號(hào)的波形試畫出譯碼器輸出的波形。譯碼器的應(yīng)用000000000000000000000000000111111111111111111111111111111100000000000000000002、譯碼器的擴(kuò)展用74X139和74X138構(gòu)成5線-32線譯碼器譯碼器的應(yīng)用3線8線譯碼器的 含三變量函數(shù)的全部最小項(xiàng)。Y0Y7基于這一點(diǎn)

14、用該器件能夠方便地實(shí)現(xiàn)三變量邏輯函數(shù)。3、用譯碼器實(shí)現(xiàn)邏輯函數(shù)。.譯碼器的應(yīng)用當(dāng)E3 =1 ，E2 = E1 = 0時(shí)2用一片74HC138實(shí)現(xiàn)函數(shù)首先將函數(shù)式變換為最小項(xiàng)之和的形式在譯碼器的輸出端加一個(gè)與非門，即可實(shí)現(xiàn)給定的組合邏輯函數(shù).譯碼器的應(yīng)用 L 數(shù)據(jù)分配器：相當(dāng)于多輸出的單刀多擲開關(guān)，是一種能將從數(shù)據(jù)分時(shí)送到多個(gè)不同的通道上去的邏輯電路。數(shù)據(jù)分配器示意圖4. 用74HC138組成數(shù)據(jù)分配器譯碼器的應(yīng)用用譯碼器實(shí)現(xiàn)數(shù)據(jù)分配器 011當(dāng)ABC = 110 時(shí)，Y6=DCBA 74HC138 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 E3 E2 E1 A0 A1 A2 +5V E1

15、D= E2 Y0Y7 Y6Y5 Y1Y4Y2 Y374HC138譯碼器作為數(shù)據(jù)分配器時(shí)的功能表 譯碼器的應(yīng)用輸 入輸 出E3E2E1A2A1A0Y0Y1Y2Y3Y4Y5Y6Y700XXXX1111111110D000D111111110D0011D11111110D01011D1111110D011111D111110D1001111D11110D10111111D1110D110111111D110D1111111111D4.4.3 數(shù)據(jù)選擇器1、數(shù)據(jù)選擇器的定義與功能 數(shù)據(jù)選擇的功能：在通道選擇信號(hào)的作用下，將多個(gè)通道的數(shù)據(jù)分時(shí)傳送到公共的數(shù)據(jù)通道上去的。數(shù)據(jù)選擇器：能實(shí)現(xiàn)數(shù)據(jù)選擇功能的邏

16、輯電路。它的作用相當(dāng)于多個(gè)輸入的單刀多擲開關(guān)，又稱“多路開關(guān)” 。與控制端2選1數(shù)據(jù)選擇器4.4.3 數(shù)據(jù)選擇器1位地址碼輸入端1路數(shù)據(jù)輸出端數(shù)據(jù)輸入端邏輯符號(hào)S=0Y=D0Y=D1S=1便于記憶的符號(hào)通道的選擇與控制端 Y S D0 D1 D0 D1 S Y 0 1 4選1數(shù)據(jù)選擇器（1）邏輯電路由3個(gè)2選1數(shù)據(jù)選擇器構(gòu)成4選1數(shù)據(jù)選擇器。4.4.3 數(shù)據(jù)選擇器通道的選擇與控制端2 位地址碼輸入端數(shù)據(jù)輸入端 D0 D1 0 1 YD2 D3 0 1 S1 0 1 S0 Y0 Y1 1路數(shù)據(jù)輸出端邏輯符號(hào)00 01 10 11 YD0D1D2D3S0S14選1數(shù)據(jù)選擇器(74xx153)(由基

17、本邏輯門構(gòu)成）1路數(shù)據(jù)輸出端（1）邏輯電路2 位地址碼輸入端使能信號(hào)輸入端，低電平有效數(shù)據(jù)輸入端數(shù)據(jù)選擇器(1)(2)(3)(4)0 0I30 11 01 1=1=001YS0S1E地址使能輸出輸 入功能表000I0001I1010I2011I34選1數(shù)據(jù)選擇器(74xx153)工作原理及邏輯功能1111數(shù)據(jù)選擇器（2）工作原理及邏輯功能真值表選擇輸入輸 出S1S0Y00D001D110D211D3BAD374HC153D2D1YYS1S0D0E4選1數(shù)據(jù)選擇器(74xx153)工作原理及邏輯功能數(shù)據(jù)選擇器AB1E2E74HC153雙4選1數(shù)據(jù)選擇器D374HC153BD2D1YYAS1S0D

18、0ED2D0D1D3雙4選1數(shù)據(jù)選擇器(74xx153)工作原理及邏輯功能 數(shù)據(jù)選擇器D374HC153BD2D1YYAS1S0D0EAB1E2E74HC153雙4選1數(shù)據(jù)選擇器 S0 S1 00 011011 D20D21 D22D23 Y200 011011 D10D11 D21D31 Y1（3）數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)例4.4.7 試用數(shù)據(jù)選擇器實(shí)現(xiàn)下列邏輯函數(shù) 用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)解：與比較得：074HC15311YYS1S00E（變量數(shù)和控制端數(shù)相等）（變量數(shù)比控制端數(shù)多一個(gè)）（3）數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)解：與比較得：（變量數(shù)比控制端數(shù)多一個(gè)）ABC01(L1)074HC153CCY

19、YS1S01EABC2選1數(shù)據(jù)選擇器只有1個(gè)選通端接輸入A，表達(dá)式有3個(gè)變量。因此數(shù)據(jù)端需要輸入2個(gè)變量?？疾煺嬷当鞡、C與L1的關(guān)系。 用2選1數(shù)據(jù)選擇器和必要的邏輯門實(shí)現(xiàn)輸 入輸 出ABCL10000L1=BC0010010001111001101011011111（變量數(shù)比控制端數(shù)多兩個(gè)） 74LS151功能框圖D7YYE74HC151D6D5D4D3D2D1D0S2S1S02、集成電路數(shù)據(jù)選擇器(8選1數(shù)據(jù)選擇器74HC151)8選1數(shù)據(jù)選擇器74HC1514.4.3 數(shù)據(jù)選擇器由7個(gè)2選1數(shù)據(jù)選擇器構(gòu)成8選1數(shù)據(jù)選擇器。D0 D1 D2 D3 D4D5 D6D7輸 入輸 出使 能選

20、擇YYES2S1S0HXXXLHLLLLD0LLLHD1LLHLD2LLHHD3LHLLD4LHLHD5LHHLD6LHHHD73、74LS151的功能表當(dāng)E=1時(shí)，Y=0 。 當(dāng)E=0時(shí)111111112、集成電路數(shù)據(jù)選擇器2個(gè)互補(bǔ)輸出端8 路數(shù)據(jù)輸入端1個(gè)使能輸入端3 個(gè)地址輸入端74LS151的邏輯圖4.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器組成邏輯函數(shù)產(chǎn)生器控制Di ，就可得到不同的邏輯函數(shù)。4、數(shù)據(jù)選擇器74LS151的應(yīng)用當(dāng)D0 =D3=D5 = D7=0D1 =D2=D4= D6=1 時(shí)：當(dāng)D0 =D3=D5 = D7=1D1 =D2=D4= D6=0 時(shí)：D7YYE74LS151D6D5

21、D4D3D2D1D0S2S1S0當(dāng)E=0時(shí)：根據(jù)前面例題已知 4.3.3 數(shù)據(jù)選擇器例: 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù) D7YYE74LS151D6D5D4D3D2D1D0S2S1S0ABC0000111174HC151（A ）框圖符號(hào)法變量數(shù)等于選擇控制端數(shù)時(shí)=)7,6,4,3( m用查找表LUT實(shí)現(xiàn)邏輯函數(shù)用LUT實(shí)現(xiàn)邏輯函數(shù)，變量A、B、C接選擇輸入端，對(duì)存儲(chǔ)單元進(jìn)行編程。根據(jù)前面例題已知 4.3.3 數(shù)據(jù)選擇器（B) 查表法=)7,6,4,3( mD0 D1 D2 D3 D4D5 D6D7比較Y與L，當(dāng) D3=D5=D6=D7= 1 D0=D1=D2=D4=0時(shí)，D7

22、E74HC151D6D5D4D3D2D1D0S2S1S0LYABC10Y=L例： 試用8選1數(shù)據(jù)選擇器74LS151產(chǎn)生邏輯函數(shù) 解:4.4.3 數(shù)據(jù)選擇器查表法？利用8選1數(shù)據(jù)選擇器組成函數(shù)產(chǎn)生器的一般步驟a、將函數(shù)變換成最小項(xiàng)表達(dá)式b、將使器件處于使能狀態(tài)c、地址信號(hào)S2、 S1 、 S0 作為函數(shù)的輸入變量d、處理數(shù)據(jù)輸入D0D7信號(hào)電平。邏輯表達(dá)式中有mi ,則相應(yīng)Di =1，其他的數(shù)據(jù)輸入端均為0。總結(jié):4.4.3 數(shù)據(jù)選擇器（變量數(shù)等于選擇控制端數(shù)時(shí)）解:例2 試用4選1數(shù)據(jù)選擇器74LS153產(chǎn)生邏輯函數(shù) 74LS153的輸出與輸入所有最小項(xiàng)關(guān)系和要產(chǎn)生的邏輯函數(shù)比較得：ABC1

23、0D374HC153BD2D1YYAS1S0D0E1C變量數(shù)大于選擇控制端時(shí)（多一個(gè)）（B) 查表法（A ）框圖符號(hào)法用兩片74151組成二位八選一的數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的擴(kuò)展位的擴(kuò)展00111010字的擴(kuò)展 將兩片74LS151連接成一個(gè)16選1的數(shù)據(jù)選擇器， 0DCBA000Y00011111111111000000 實(shí)現(xiàn)并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換000000011110(1) 1位數(shù)值比較器(設(shè)計(jì)) 數(shù)值比較器：對(duì)兩個(gè)1位數(shù)字進(jìn)行比較（A、B），以判斷其大小的邏輯電路。輸入：兩個(gè)一位二進(jìn)制數(shù) A、B。 輸出： FBA=1，表示A大于BFBABA=FBAABBA+=FBA=一位數(shù)值比較器真

24、值表10011001010101010000FA=BFABBA輸 出輸 入=AB=AB由雙四選一的74LS153實(shí)現(xiàn)A和B的比較器一位數(shù)值比較器真值表0011010110100000Y2Y1BA輸 出輸 入AB2G011G74HC1530=0,1,03210DDDD001+ABABAB0AB2=Y22220,1,0,03210=DDDD1111(2) 2 位數(shù)值比較器：輸入：兩個(gè)2位二進(jìn)制數(shù) A=A1 A0 、B=B1 B0能否用1位數(shù)值比較器設(shè)計(jì)兩位數(shù)值比較器? 比較兩個(gè)2 位二進(jìn)制數(shù)的大小的電路當(dāng)高位（A1、B1）不相等時(shí)，無需比較低位（A0、B0），高位比較的結(jié)果就是兩個(gè)數(shù)的比較結(jié)果。當(dāng)

25、高位相等時(shí)，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定。用一位數(shù)值比較器設(shè)計(jì)多位數(shù)值比較器的原則 真值表001010100A0 B0A0 B0A0 = B0A1 = B1A1 = B1A1 = B1010A1 B1FA=BFABA0 B0A1 B1輸 出輸 入FAB = (A1B1) + ( A1=B1)(A0B0)FAB = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)FAB = (A1B1) + ( A1=B1)(A0B = (A1B1) + ( A1=B1)(A0B0)FA=B=(A1=B1)(A0=B0)兩位數(shù)值比較器邏輯圖4.4.5 算術(shù)運(yùn)算電路 1.

26、在兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，不考慮低位來的進(jìn)位的相加 -半加 2.在兩個(gè)二進(jìn)制數(shù)相加時(shí)，考慮低位進(jìn)位的相加 -全加 加法器分為半加器和全加器兩種。1、半加器和全加器全加器和向高位進(jìn)位低位來的進(jìn)位半加器和向高位進(jìn)位（1） 1位半加器（Half Adder） 不考慮低位進(jìn)位，將兩個(gè)1位二進(jìn)制數(shù)A、B相加的器件。 1000C011110101000SBA 半加器的真值表如用與非門實(shí)現(xiàn)最少要幾個(gè)門?SC半加器符號(hào) 邏輯圖 邏輯表達(dá)式BABAS+=C = AB（2） 全加器（Full Adder）原理 及實(shí)現(xiàn) 全加器能進(jìn)行加數(shù)A、被加數(shù)B和低位來的進(jìn)位信號(hào)Ci相加，并根據(jù)求和S結(jié)果給出該位的進(jìn)位信號(hào)Co。

27、全加器真值表 1110100110010100111011101001110010100000CoSCiBA0ABC 于是可得全加器的邏輯表達(dá)式為全加器的實(shí)現(xiàn)1 由兩個(gè)半加器實(shí)現(xiàn)0 你能用74153 74151 74138設(shè)計(jì)全加器嗎? 用這兩種器件組成邏輯函數(shù)產(chǎn)生電路,有什么不同?1.由3線-8線譯碼器74LS138和適當(dāng)?shù)呐c非門分別實(shí)現(xiàn)一位全加器和全減器全減器真值表 1100000110111100111011101001110010100000CoSCi-1BA全加器真值表 1110100110010100111011101001110010100000CoSCiBA全加器真值表 111

28、0100110010100111011101001110010100000CoSCiBA和函數(shù)：進(jìn)位函數(shù)：實(shí)現(xiàn)全加器由3線-8線譯碼器74LS138和適當(dāng)?shù)呐c非門分別實(shí)現(xiàn)一位全加器和全減器和函數(shù)：進(jìn)位函數(shù)：S &C由3線-8線譯碼器74LS138和適當(dāng)?shù)呐c非門分別實(shí)現(xiàn)一位全加器和全減器差函數(shù)：全減器真值表 1100000110111100111011101001110010100000CoSCi-1BA向高位借位函數(shù)：實(shí)現(xiàn)全減器由3線-8線譯碼器74LS138和適當(dāng)?shù)呐c非門分別實(shí)現(xiàn)一位全加器和全減器 差函數(shù)：向高位借位函數(shù)： S&C2 。由雙四選一的74LS153實(shí)現(xiàn)全加器二者相比較得：和函數(shù)

29、：進(jìn)位函數(shù)：二者相比較得：01AB1G2G74LS153的最小項(xiàng)表達(dá)式：由雙四選一的74LS153實(shí)現(xiàn)全減器全減器真值表 1100000110111100111011101001110010100000CoSCi-1BA差函數(shù)：向高位借位函數(shù)：01AB1G2G3. 由8選1數(shù)據(jù)選擇器74LS151和適當(dāng)?shù)姆情T分別實(shí)現(xiàn)一位全加器和全減器和函數(shù)：向高位進(jìn)位函數(shù)：實(shí)現(xiàn)全加器D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0與74LS151輸出表達(dá)式比較得同理得1 1 1 1 0 0 0 0 SD7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S00 Co0 1 差

30、函數(shù)：向高位借位函數(shù)：0 實(shí)現(xiàn)全減器D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0D7YYE74LS151D6D5D4D3D2D1D0ABCS2S1S0與74LS151輸出表達(dá)式比較得0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 SCo3 集成數(shù)值比較器74LS85(1. ) 集成數(shù)值比較器74LS85的功能74LS85的引腳圖 74LS85是四位數(shù)值比較器 ，其工作原理和兩位數(shù)值比較器相同。 74LS85的示意框圖輸 入輸 出A3 B3A2 B2A1 B1A0 B0IABIABFA B3HLLA3 B2HLLA3 = B3A2 B1HLLA3 = B3A2 = B2A1 B0HLLA3 = B3A2 = B2A1 = B1A0 FBAFBA=高位片輸出低位片B3A3B0A0B7A7B4A4用兩片74LS85組成16位數(shù)值比較器（串聯(lián)擴(kuò)展方式）。高位片 輸出低位片B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12采用串聯(lián)擴(kuò)展方式數(shù)值比較器用74HC85組成16位數(shù)值比較器的并聯(lián)擴(kuò)展方式。B3A3B0A0B7A7B4A4B11A11B8A8B15A15B12A12輸出1. 邏輯門功能測(cè)試及組合電路分析2第12周 周三1.2，3.4、節(jié)2. 譯碼器與數(shù)據(jù)選擇