DSP Builder設(shè)計(jì)初步學(xué)習(xí)教案

1、會計(jì)學(xué)1DSP Builder設(shè)計(jì)設(shè)計(jì)(shj)初步初步第一頁，共126頁。自動流程：自動流程：1、MATLAB/Simulink建模；建模；2、系統(tǒng)仿真；、系統(tǒng)仿真；3、DSP Builder完成完成VHDL轉(zhuǎn)換、綜合、適配、下載轉(zhuǎn)換、綜合、適配、下載;4、嵌入式邏輯分析儀實(shí)時(shí)測試。、嵌入式邏輯分析儀實(shí)時(shí)測試。手動流程：手動流程：1、MATLAB/Simulink建模；建模；2、系統(tǒng)仿真；、系統(tǒng)仿真；3、DSP Builder完成完成VHDL轉(zhuǎn)換、綜合、適配；轉(zhuǎn)換、綜合、適配；4、Modelsim對對TestBench功能仿真；功能仿真；5、QuartusII直接完成適配（進(jìn)行直接完成適配（

2、進(jìn)行(jnxng)優(yōu)化設(shè)置）；優(yōu)化設(shè)置）；6、QuartusII完成時(shí)序仿真；完成時(shí)序仿真；7、引腳鎖定；、引腳鎖定；8、下載、下載/配置與嵌入式邏輯分析儀等實(shí)時(shí)測試；配置與嵌入式邏輯分析儀等實(shí)時(shí)測試；9、對配置器件編程，設(shè)計(jì)完成。、對配置器件編程，設(shè)計(jì)完成。第1頁/共126頁第二頁，共126頁。圖圖9-2 正弦波發(fā)生正弦波發(fā)生(fshng)模塊原理圖模塊原理圖 第2頁/共126頁第三頁，共126頁。9.2.1 建立(jinl)設(shè)計(jì)模型 1、打開、打開Matlab環(huán)境環(huán)境 圖圖9-2 正弦波發(fā)生模塊原理圖正弦波發(fā)生模塊原理圖 第3頁/共126頁第四頁，共126頁。9.2.1 建立設(shè)計(jì)(shj)

3、模型 2、建立工作庫、建立工作庫 cd e:/mkdir /myprj/sinwavecd /myprj/sinwave 第4頁/共126頁第五頁，共126頁。3、了解、了解(lioji)simulink庫管庫管理器理器 圖圖9-2 正弦波發(fā)生模塊原理圖正弦波發(fā)生模塊原理圖 第5頁/共126頁第六頁，共126頁。3、了解、了解(lioji)simulink庫管庫管理器理器 圖圖9-5 simulink庫管理器庫管理器第6頁/共126頁第七頁，共126頁。4. simulink的模型的模型(mxng)文文件件 圖圖9-6 建立新模型建立新模型第7頁/共126頁第八頁，共126頁。5、放置、放置(

4、fngzh)SignalCompilder 6、放置、放置Increment Decrement 7. 設(shè)置設(shè)置IncCount 總線類型（總線類型（Bus Type）；）；輸出位寬（輸出位寬（Number of bits）；）；增減方向（增減方向（Direction）；）；開始值（開始值（Starting Value）；）；是否使用控制輸入（是否使用控制輸入（Use Control Inputs）時(shí)鐘相位選擇（時(shí)鐘相位選擇（Clock Phase Selection）第8頁/共126頁第九頁，共126頁。圖圖9-7 放置放置(fngzh)SignalCompiler 第9頁/共126頁第十頁

5、，共126頁。圖圖9-8 遞增遞減遞增遞減(djin)模塊改名為模塊改名為IncCount 7. 設(shè)置設(shè)置IncCount 第10頁/共126頁第十一頁，共126頁。圖圖9-9 設(shè)置設(shè)置(shzh)遞增遞減模塊遞增遞減模塊 7. 設(shè)置設(shè)置IncCount 第11頁/共126頁第十二頁，共126頁。圖圖9-10 LUT模塊模塊(m kui) 7. 設(shè)置設(shè)置IncCount 第12頁/共126頁第十三頁，共126頁。8、放置正弦、放置正弦(zhngxin)查找表（查找表（SinLUT） 127*sin0:2*pi/26:2*pi) 9-1127*sin0:2*pi/28:2*pi) 9-2511*

6、sin0:2*pi/26:2*pi) + 512 9-3第13頁/共126頁第十四頁，共126頁。圖圖9-11 設(shè)置設(shè)置(shzh)SinLUT 8、放置正弦查找表（、放置正弦查找表（SinLUT） 第14頁/共126頁第十五頁，共126頁。圖圖9-12 Delay模塊模塊(m kui)及其參數(shù)設(shè)置窗及其參數(shù)設(shè)置窗 9、放置、放置Delay模塊模塊 第15頁/共126頁第十六頁，共126頁。圖圖9-13 設(shè)置設(shè)置(shzh)SinCtrl 10、放置端口、放置端口SinCtrl 第16頁/共126頁第十七頁，共126頁。圖圖9-13 設(shè)置設(shè)置(shzh)SinCtrl 10、放置端口、放置端口

7、SinCtrl 第17頁/共126頁第十八頁，共126頁。圖圖9-14 設(shè)置乘法設(shè)置乘法(chngf)單元單元 11、放置、放置Product模塊模塊 第18頁/共126頁第十九頁，共126頁。圖圖9-15 設(shè)置設(shè)置(shzh)SinOut 12. 放置輸出端口放置輸出端口SinOut 13. 設(shè)計(jì)文件存盤設(shè)計(jì)文件存盤 第19頁/共126頁第二十頁，共126頁。圖圖9-16 Step模塊模塊(m kui) 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 1、加入仿真步進(jìn)模塊、加入仿真步進(jìn)模塊 第20頁/共126頁第二十一頁，共126頁。圖圖9-17 Scope模型模型

8、(mxng) 9.2.2 Simulink9.2.2 Simulink模型仿真模型仿真 2、添加波形觀察模塊、添加波形觀察模塊 第21頁/共126頁第二十二頁，共126頁。圖圖9-18 Scope初始初始(ch sh)顯示顯示 2、添加波形觀察模塊、添加波形觀察模塊 第22頁/共126頁第二十三頁，共126頁。圖圖9-19 設(shè)置設(shè)置(shzh)Scope參數(shù)參數(shù) 3、Scope參數(shù)設(shè)置參數(shù)設(shè)置 第23頁/共126頁第二十四頁，共126頁。圖圖9-20 sinout全圖全圖 3、Scope參數(shù)設(shè)置參數(shù)設(shè)置 第24頁/共126頁第二十五頁，共126頁。圖圖9-21 設(shè)置設(shè)置(shzh)Step 4

9、、設(shè)置仿真激勵(lì)、設(shè)置仿真激勵(lì) 第25頁/共126頁第二十六頁，共126頁。圖圖9-22 simulink仿真仿真(fn zhn)Start 4、設(shè)置仿真激勵(lì)、設(shè)置仿真激勵(lì) 第26頁/共126頁第二十七頁，共126頁。圖圖9-23 simulink仿真仿真(fn zhn)設(shè)置設(shè)置 5、啟動仿真、啟動仿真 第27頁/共126頁第二十八頁，共126頁。圖圖9-24 有符號輸出有符號輸出(shch)波形（系統(tǒng)級仿真波形（系統(tǒng)級仿真 ）5、啟動仿真、啟動仿真 第28頁/共126頁第二十九頁，共126頁。圖圖9-25 無符號輸出波形（系統(tǒng)無符號輸出波形（系統(tǒng)(xtng)級仿真）級仿真） 5、啟動仿真、啟動

10、仿真 第29頁/共126頁第三十頁，共126頁。圖圖9-26 無符號整數(shù)無符號整數(shù)(zhngsh)Signed Integer輸出電路輸出電路 6、設(shè)計(jì)成無符號數(shù)據(jù)輸出、設(shè)計(jì)成無符號數(shù)據(jù)輸出 第30頁/共126頁第三十一頁，共126頁。圖圖9-27 SinOut1模塊模塊(m kui)設(shè)置設(shè)置 7、各模塊功能說明、各模塊功能說明 第31頁/共126頁第三十二頁，共126頁。圖圖9-28 ExtractBit模塊模塊(m kui)設(shè)置設(shè)置 7、各模塊功能說明、各模塊功能說明 第32頁/共126頁第三十三頁，共126頁。圖圖9-29 BusConversion模塊模塊(m kui)設(shè)置設(shè)置 7、各

11、模塊功能說明、各模塊功能說明 第33頁/共126頁第三十四頁，共126頁。圖圖9-30 BusConcatenation模塊模塊(m kui)設(shè)置設(shè)置 7、各模塊功能說明、各模塊功能說明 第34頁/共126頁第三十五頁，共126頁。圖圖9-31 SinOut1模塊模塊(m kui)設(shè)置設(shè)置 7、各模塊功能說明、各模塊功能說明 第35頁/共126頁第三十六頁，共126頁。圖圖9-32 NOT模塊模塊(m kui)設(shè)置設(shè)置 7、各模塊功能說明、各模塊功能說明 第36頁/共126頁第三十七頁，共126頁。圖圖9-33 雙擊雙擊SignalCompiler 9.2.3 SignalCompiler9.

12、2.3 SignalCompiler使用使用(shyng)(shyng)方法方法 1、分析當(dāng)前的模型、分析當(dāng)前的模型 第37頁/共126頁第三十八頁，共126頁。圖圖9-34 打開打開(d ki)SignalCompiler窗口窗口 2、設(shè)置、設(shè)置Signal Compiler 第38頁/共126頁第三十九頁，共126頁。圖圖9-35 sinout工程工程(gngchng)處理信息處理信息 3、把模型文件、把模型文件MDL轉(zhuǎn)換成轉(zhuǎn)換成VHDL4、綜合（、綜合（Synthesis） 5、QuartusII適配適配 第39頁/共126頁第四十頁，共126頁。圖圖9-36 準(zhǔn)備準(zhǔn)備(zhnbi)執(zhí)行

13、執(zhí)行tcl文件文件 9.2.4 9.2.4 使用使用ModelSimModelSim進(jìn)行進(jìn)行RTLRTL級仿真級仿真 第40頁/共126頁第四十一頁，共126頁。圖圖9-37 ModelSim仿真仿真(fn zhn)結(jié)果結(jié)果 9.2.4 9.2.4 使用使用ModelSimModelSim進(jìn)行進(jìn)行RTLRTL級仿真級仿真 第41頁/共126頁第四十二頁，共126頁。圖圖9-38 ModelSim的信號的信號(xnho)設(shè)置設(shè)置 9.2.4 9.2.4 使用使用ModelSimModelSim進(jìn)行進(jìn)行RTLRTL級仿真級仿真 第42頁/共126頁第四十三頁，共126頁。圖圖9-39 設(shè)為設(shè)為An

14、alog 9.2.4 9.2.4 使用使用ModelSimModelSim進(jìn)行進(jìn)行(jnxng)RTL(jnxng)RTL級仿真級仿真 第43頁/共126頁第四十四頁，共126頁。圖圖9-40 sinout工程的工程的ModelSim仿真仿真(fn zhn)波形（波形（RTL級仿真級仿真(fn zhn)） 9.2.4 9.2.4 使用使用ModelSimModelSim進(jìn)行進(jìn)行RTLRTL級仿真級仿真 第44頁/共126頁第四十五頁，共126頁。圖圖9-41 打開打開QuartusII工程進(jìn)行編譯工程進(jìn)行編譯(biny)和時(shí)序仿真和時(shí)序仿真 9.2.59.2.5使用使用QuartusIIQua

15、rtusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第45頁/共126頁第四十六頁，共126頁。圖圖9-42 QuartusII工程工程(gngchng)VHDL程序?qū)嶓w程序?qū)嶓w 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第46頁/共126頁第四十七頁，共126頁。圖圖9-43 打開打開QuartusII工程的工程的vec仿真仿真(fn zhn)激勵(lì)文件激勵(lì)文件 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第47頁/共126頁第四十八頁，共126頁。圖圖9-44設(shè)置設(shè)置(shzh)仿真文件路徑仿真文件路徑 9.2.

16、59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第48頁/共126頁第四十九頁，共126頁。圖圖9-45 sinout工程的工程的QuartusII仿真仿真(fn zhn)波形（門級時(shí)序仿真波形（門級時(shí)序仿真(fn zhn)） 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 9.2.69.2.6硬件測試與硬件實(shí)現(xiàn)硬件測試與硬件實(shí)現(xiàn) 第49頁/共126頁第五十頁，共126頁。圖圖9-46 準(zhǔn)備準(zhǔn)備(zhnbi)建立建立subsystem 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序

17、仿真 第50頁/共126頁第五十一頁，共126頁。圖圖9-47 建立建立(jinl)subsystem后后 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第51頁/共126頁第五十二頁，共126頁。圖圖9-48 subsin/subsystem子系統(tǒng)圖子系統(tǒng)圖 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序?qū)崿F(xiàn)時(shí)序(sh x)(sh x)仿真仿真 第52頁/共126頁第五十三頁，共126頁。圖圖9-49 修改修改(xigi)子系統(tǒng)名子系統(tǒng)名 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序

18、仿真 第53頁/共126頁第五十四頁，共126頁。圖圖9-50 修改修改(xigi)SubSystem的端口的端口 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第54頁/共126頁第五十五頁，共126頁。圖圖9-51 頂層頂層(dn cn)圖的改變圖的改變 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第55頁/共126頁第五十六頁，共126頁。圖圖9-52 含含subsystem的的subsint模型模型(mxng) 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿

19、真 第56頁/共126頁第五十七頁，共126頁。圖圖9-53 Scope1波形圖波形圖 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)實(shí)現(xiàn)(shxin)(shxin)時(shí)序仿真時(shí)序仿真 第57頁/共126頁第五十八頁，共126頁。圖圖9-54 Scope波形圖波形圖 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序?qū)崿F(xiàn)時(shí)序(sh x)(sh x)仿真仿真 第58頁/共126頁第五十九頁，共126頁。圖圖9-55 SubSystem設(shè)置設(shè)置(shzh) 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第59頁/

20、共126頁第六十頁，共126頁。圖圖9-56 編輯編輯(binj)singen的的“Mask type” 9.2.59.2.5使用使用QuartusIIQuartusII實(shí)現(xiàn)時(shí)序仿真實(shí)現(xiàn)時(shí)序仿真 第60頁/共126頁第六十一頁，共126頁。圖圖9-57 DDS系統(tǒng)系統(tǒng)(xtng) 9.4.1 DDS9.4.1 DDS模塊設(shè)計(jì)模塊設(shè)計(jì) 第61頁/共126頁第六十二頁，共126頁。圖圖9-58 DDS子系統(tǒng)子系統(tǒng)SubDDS 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui)設(shè)計(jì)設(shè)計(jì) 第62頁/共126頁第六十三頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(

21、m kui)(m kui)設(shè)計(jì)設(shè)計(jì) Freqword模塊：（模塊：（Altbus）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Node Type”設(shè)為設(shè)為“Input port”參數(shù)參數(shù)“number of bits”設(shè)為設(shè)為“32” Phaseword模塊：（模塊：（Altbus）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Node Type”設(shè)為設(shè)為“Input port”參數(shù)參數(shù)“num

22、ber of bits”設(shè)為設(shè)為“32” 第63頁/共126頁第六十四頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui)設(shè)計(jì)設(shè)計(jì) Amp模塊：（模塊：（Altbus）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Node Type”設(shè)為設(shè)為“Input port”參數(shù)參數(shù)“number of bits”設(shè)為設(shè)為“10” DDSout模塊：（模塊：（Altbus）庫：庫：Altera DSP Builder中中IO & Bus庫庫 參數(shù)參數(shù)“Bus Type

23、”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Node Type”設(shè)為設(shè)為“Output port”參數(shù)參數(shù)“number of bits”設(shè)為設(shè)為“10” 第64頁/共126頁第六十五頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui)設(shè)計(jì)設(shè)計(jì) Parallel Adder Subtractor模塊：模塊：（Parallel Adder Subtractor）庫：庫：Altera DSP Builder中中Arithmetic庫庫參數(shù)參數(shù)“Number of Inputs”設(shè)為設(shè)為“2”“Add(+)Sub(-)”設(shè)為設(shè)為“+”選擇選擇“Pipel

24、ine”參數(shù)參數(shù)“Clock Phase Selection”Delay模塊：（模塊：（Delay）庫：庫：Altera DSP Builder中中Storage庫庫參數(shù)參數(shù)“Depth”設(shè)為設(shè)為“1”參數(shù)參數(shù)“Clock Phase Selection”設(shè)為設(shè)為“1” 第65頁/共126頁第六十六頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui)設(shè)計(jì)設(shè)計(jì) Phaseword1模塊：模塊：（Altbus）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Nod

25、e Type”設(shè)為設(shè)為“Internal Node”參數(shù)參數(shù)“number of bits”設(shè)為設(shè)為“32” Parallel Adder Subtractor1模塊：模塊：（Parallel Adder Subtractor）庫：庫：Altera DSP Builder中中Arithmetic庫庫參數(shù)參數(shù)“Number of Inputs”設(shè)為設(shè)為“2”“Add(+)Sub(-)”設(shè)為設(shè)為“+”選擇選擇“Pipeline”參數(shù)參數(shù)“Clock Phase Selection” 第66頁/共126頁第六十七頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui

26、)設(shè)計(jì)設(shè)計(jì) BusConversion2模塊：模塊：（BusConversion）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“Input Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Input number of bits.”設(shè)為設(shè)為32參數(shù)參數(shù)“Output Bus Type”設(shè)為設(shè)為“Signed Integer”參數(shù)參數(shù)“Output number of bits.”設(shè)為設(shè)為“10”參數(shù)參數(shù)“Input Bit Connected to Output MSB”設(shè)為設(shè)為“31”參數(shù)參數(shù)“Input Bit Connected to

27、Output LSB”設(shè)為設(shè)為“22”使用使用“Round” Product模塊：模塊：（Product）庫：庫：Altera DSP Builder中中Arithemtic庫庫參數(shù)參數(shù)“Pipeline”設(shè)為設(shè)為“2”參數(shù)參數(shù)“Clock Phase Selection”設(shè)為設(shè)為“1”不選擇不選擇“Use LPM” 第67頁/共126頁第六十八頁，共126頁。 9.4.1 DDS9.4.1 DDS模塊模塊(m kui)(m kui)設(shè)計(jì)設(shè)計(jì) BusConversion3模塊：模塊：（BusConversion）庫：庫：Altera DSP Builder中中IO & Bus庫庫參數(shù)參數(shù)“In

28、put Bus Type”設(shè)為設(shè)為“signed Integer”參數(shù)參數(shù)“Input number of bits.”設(shè)為設(shè)為“20”參數(shù)參數(shù)“Output Bus Type”設(shè)為設(shè)為“Signed Integer”參數(shù)參數(shù)“Output number of bits.”設(shè)為設(shè)為“10”參數(shù)參數(shù)“Input Bit Connected to Output MSB”設(shè)為設(shè)為“18”參數(shù)參數(shù)“Input Bit Connected to Output LSB”設(shè)為設(shè)為“9”使用使用“Round”使用使用“Saturate” 第68頁/共126頁第六十九頁，共126頁。圖圖9-59 DDS系統(tǒng)系統(tǒng)

29、(xtng)輸出波形輸出波形 9.4.1 DDS9.4.1 DDS模塊設(shè)計(jì)模塊設(shè)計(jì) 第69頁/共126頁第七十頁，共126頁。圖圖9-60 DDS系統(tǒng)系統(tǒng)(xtng)輸出波形輸出波形 9.4.1 DDS9.4.1 DDS模塊設(shè)計(jì)模塊設(shè)計(jì) 第70頁/共126頁第七十一頁，共126頁。圖圖9-61 FSK調(diào)制調(diào)制(tiozh)模型模型 9.4.2 FSK9.4.2 FSK調(diào)制器設(shè)計(jì)調(diào)制器設(shè)計(jì) 第71頁/共126頁第七十二頁，共126頁。圖圖9-62 FSK調(diào)制的調(diào)制的Sinulink仿真仿真(fn zhn)結(jié)果結(jié)果 9.4.2 FSK9.4.2 FSK調(diào)制器設(shè)計(jì)調(diào)制器設(shè)計(jì) 第72頁/共126頁第七

30、十三頁，共126頁。圖圖9-63 正交信號正交信號(xnho)發(fā)生器發(fā)生器MDL模型模型 9.4.3 9.4.3 正交信號發(fā)生器設(shè)計(jì)正交信號發(fā)生器設(shè)計(jì) 第73頁/共126頁第七十四頁，共126頁。圖圖9-64 數(shù)字移相信數(shù)字移相信(xingxn)號發(fā)生器號發(fā)生器MDL模型模型 9.4.4 9.4.4 數(shù)控移相信號發(fā)生器設(shè)計(jì)數(shù)控移相信號發(fā)生器設(shè)計(jì) 第74頁/共126頁第七十五頁，共126頁。圖圖9-65 數(shù)字移相信數(shù)字移相信(xingxn)號發(fā)生器輸出波形號發(fā)生器輸出波形 9.4.4 9.4.4 數(shù)控移相信號發(fā)生器設(shè)計(jì)數(shù)控移相信號發(fā)生器設(shè)計(jì) 第75頁/共126頁第七十六頁，共126頁。圖圖9-6

31、6 AM發(fā)生器模型發(fā)生器模型(mxng) 9.4.5 9.4.5 幅度調(diào)制信號發(fā)生器設(shè)計(jì)幅度調(diào)制信號發(fā)生器設(shè)計(jì) )1 (drFmamFF9-4 第76頁/共126頁第七十七頁，共126頁。圖圖9-67 AM模型仿真模型仿真(fn zhn)波形波形 9.4.5 9.4.5 幅度調(diào)制信號發(fā)生器設(shè)計(jì)幅度調(diào)制信號發(fā)生器設(shè)計(jì) 第77頁/共126頁第七十八頁，共126頁。圖圖9-68 線性反饋線性反饋(fnku)移位寄存器的構(gòu)成移位寄存器的構(gòu)成 9.5.1 9.5.1 偽隨機(jī)序列偽隨機(jī)序列 z-1z-1z-1z-1C1+C2+z-1+Cn-2Cn-1Cn=1輸出niiixCxF0)(（9-5 ）125 x

32、x（9-6 ）第78頁/共126頁第七十九頁，共126頁。圖圖9-69 m序列序列(xli)發(fā)生器模型發(fā)生器模型 9.5.1 9.5.1 偽隨機(jī)序列偽隨機(jī)序列 第79頁/共126頁第八十頁，共126頁。圖圖9-70 修改修改(xigi)后的后的m序列發(fā)生器模型序列發(fā)生器模型 9.5.1 9.5.1 偽隨機(jī)序列偽隨機(jī)序列 第80頁/共126頁第八十一頁，共126頁。圖圖9-71 m序列發(fā)生器序列發(fā)生器Simulink仿真仿真(fn zhn)結(jié)果結(jié)果 9.5.1 9.5.1 偽隨機(jī)序列偽隨機(jī)序列 第81頁/共126頁第八十二頁，共126頁。 9.5.2 9.5.2 幀同步幀同步(tngb)(tng

33、b)檢出檢出 , 0, 1, 0,)(1nxxjRjnijxinjnjj00 （9-7） 第82頁/共126頁第八十三頁，共126頁。圖圖9-72 幀同步幀同步(tngb)檢出模型檢出模型 9.5.2 9.5.2 幀同步檢出幀同步檢出 第83頁/共126頁第八十四頁，共126頁。圖圖9-73 bxp1m子系統(tǒng)子系統(tǒng) 9.5.2 9.5.2 幀同步幀同步(tngb)(tngb)檢出檢出 第84頁/共126頁第八十五頁，共126頁。圖圖9-74 bxn1m子系統(tǒng)子系統(tǒng) 9.5.2 9.5.2 幀同步幀同步(tngb)(tngb)檢出檢出 第85頁/共126頁第八十六頁，共126頁。圖圖9-75 幀

34、同步的巴克碼檢測幀同步的巴克碼檢測(jin c)仿真結(jié)果仿真結(jié)果 9.5.2 9.5.2 幀同步檢出幀同步檢出 第86頁/共126頁第八十七頁，共126頁。圖圖9-76 插入插入HIL的的Simulink模型硬件仿真模型硬件仿真(fn zhn)說明圖說明圖 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一個(gè)首先完成一個(gè)Simulink模型設(shè)計(jì)模型設(shè)計(jì) 第87頁/共126頁第八十八頁，共126頁。圖圖9-77 掃頻濾波信號掃頻濾波信號(xnho)發(fā)生器發(fā)生器Simulink模型圖，文件名模型圖，文件名freqsweep.mdl 9.6.1 HIL9.6.1 HIL仿真流程仿真流

35、程 1首先完成一個(gè)首先完成一個(gè)Simulink模型設(shè)計(jì)模型設(shè)計(jì) 第88頁/共126頁第八十九頁，共126頁。圖圖9-78 掃頻濾波信號發(fā)生器算法（軟件）仿真掃頻濾波信號發(fā)生器算法（軟件）仿真(fn zhn)波形波形 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 1首先完成一個(gè)首先完成一個(gè)Simulink模型設(shè)計(jì)模型設(shè)計(jì) 第89頁/共126頁第九十頁，共126頁。圖圖9-79 SignalCompiler對掃頻濾波信號發(fā)生器進(jìn)行對掃頻濾波信號發(fā)生器進(jìn)行(jnxng)轉(zhuǎn)換、綜合和適配轉(zhuǎn)換、綜合和適配 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 2通過通過DSP Builder轉(zhuǎn)化

36、成轉(zhuǎn)化成QuartusII的工程的工程 第90頁/共126頁第九十一頁，共126頁。圖圖9-80 消去原設(shè)計(jì)消去原設(shè)計(jì)(shj)，加入，加入HIL模塊模塊 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模塊取代設(shè)計(jì)模型的所有電路模塊取代設(shè)計(jì)模型的所有電路 第91頁/共126頁第九十二頁，共126頁。圖圖9-81 向向Simulink圖中拖入圖中拖入HIL模塊模塊(m kui) 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 3用用HIL模塊取代設(shè)計(jì)模型的所有電路模塊取代設(shè)計(jì)模型的所有電路 第92頁/共126頁第九十三頁，共126頁。圖圖9-82 HIL模塊模塊(m k

37、ui)工程加載與參數(shù)設(shè)置窗工程加載與參數(shù)設(shè)置窗 4HIL模塊參數(shù)設(shè)置模塊參數(shù)設(shè)置 第93頁/共126頁第九十四頁，共126頁。圖圖9-83 HIL模塊模塊(m kui)編譯與編程窗編譯與編程窗 4HIL模塊參數(shù)設(shè)置模塊參數(shù)設(shè)置 第94頁/共126頁第九十五頁，共126頁。圖圖9-84 加入了加入了HIL模塊模塊(m kui)的掃頻濾波電路模型的掃頻濾波電路模型 9.6.1 HIL9.6.1 HIL仿真流程仿真流程 5進(jìn)行進(jìn)行HIL硬件仿真硬件仿真 第95頁/共126頁第九十六頁，共126頁。圖圖9-84 加入了加入了HIL模塊的掃頻濾波電路模塊的掃頻濾波電路(dinl)模型模型 9.6.1 H

38、IL9.6.1 HIL仿真流程仿真流程 5進(jìn)行進(jìn)行HIL硬件仿真硬件仿真 第96頁/共126頁第九十七頁，共126頁。圖圖9-86 利用專用利用專用(zhunyng)編程模塊向編程模塊向FPGA下載下載 5進(jìn)行進(jìn)行HIL硬件仿真硬件仿真 第97頁/共126頁第九十八頁，共126頁。圖圖9-87 加入了加入了HIL模塊模塊(m kui)的的FSK模型模型 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第98頁/共126頁第九十九頁，共126頁。圖圖9-88 加入加入(jir)了了HIL模塊的模塊的FSK模型中方波信號參數(shù)設(shè)置窗口模型中方波信號參數(shù)設(shè)置窗口 9.6.2 FSK9.6

39、.2 FSK的的HILHIL仿真仿真 第99頁/共126頁第一百頁，共126頁。圖圖9-89 加入加入(jir)了了HIL模塊的模塊的FSK模型中仿真參數(shù)設(shè)置窗口模型中仿真參數(shù)設(shè)置窗口 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第100頁/共126頁第一百零一頁，共126頁。圖圖9-90加入了加入了HIL模塊模塊(m kui)的的FSK模型仿真波形圖模型仿真波形圖 9.6.2 FSK9.6.2 FSK的的HILHIL仿真仿真 第101頁/共126頁第一百零二頁，共126頁。圖圖9-91 9-91 由狀態(tài)機(jī)模塊和雙口由狀態(tài)機(jī)模塊和雙口RAMRAM構(gòu)成構(gòu)成(guchng)(gu

40、chng)的的FIFOFIFO存儲器電路存儲器電路fifo_control.mdl fifo_control.mdl 9.7.1 FIFO9.7.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例控制狀態(tài)機(jī)設(shè)計(jì)示例 第102頁/共126頁第一百零三頁，共126頁。圖圖9-92 加減計(jì)數(shù)器模塊加減計(jì)數(shù)器模塊(m kui)Up_Down_Counter內(nèi)部電路內(nèi)部電路 9.7.1 FIFO9.7.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例控制狀態(tài)機(jī)設(shè)計(jì)示例 第103頁/共126頁第一百零四頁，共126頁。圖圖9-93 狀態(tài)機(jī)轉(zhuǎn)換狀態(tài)機(jī)轉(zhuǎn)換(zhunhun)表圖表圖 9.7.1 FIFO9.7.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例控制狀

41、態(tài)機(jī)設(shè)計(jì)示例 第104頁/共126頁第一百零五頁，共126頁。圖圖9-94 庫中默認(rèn)庫中默認(rèn)(mrn)狀態(tài)機(jī)表模塊狀態(tài)機(jī)表模塊 9.7.1 FIFO9.7.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例控制狀態(tài)機(jī)設(shè)計(jì)示例 第105頁/共126頁第一百零六頁，共126頁。表表9-1 FIFO控制器狀態(tài)控制器狀態(tài)(zhungti)轉(zhuǎn)換表轉(zhuǎn)換表 9.7.1 FIFO9.7.1 FIFO控制狀態(tài)機(jī)設(shè)計(jì)示例控制狀態(tài)機(jī)設(shè)計(jì)示例 當(dāng)前狀態(tài)當(dāng)前狀態(tài)條件條件次態(tài)次態(tài)empty(push =1) & (count_in!=250)push_not_fullempty(push =0) & (pop=0)idlefull(push

42、 =0) & (pop=0)idlefull(pop=1)pop_not_emptyidle(pop =1) & (count_in = 0)emptyidlepush =1push_not_fullidle(pop =1) & (count_in! = 0)pop_not_emptyidle(push =1) & (count_in=250)fullpop_not_empty(push =0) & (pop=0)idlepop_not_empty(pop =1) & (count_in = 0)emptypop_not_empty(push =1) & (count_in!=250)push

43、_not_fullpop_not_empty(pop =1) & (count_in! = 0)pop_not_emptypop_not_empty(push =1) & (count_in=250)fullpush_not_full(push =0) & (pop=0)idlepush_not_full(push =1) & (count_in=0)emptypush_not_full(push =1) & (count_in!=250)push_not_fullpush_not_full(push =1) & (count_in=250)fullpush_not_full(pop =1)

44、& (count_in! = 0)pop_not_empty第106頁/共126頁第一百零七頁，共126頁。圖圖9-95 狀態(tài)機(jī)模塊狀態(tài)機(jī)模塊(m kui)圖圖 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 第107頁/共126頁第一百零八頁，共126頁。圖圖9-96 狀態(tài)機(jī)表的狀態(tài)機(jī)表的“Inputs”頁頁 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì)(shj)(shj)流程流程 第108頁/共126頁第一百零九頁，共126頁。圖圖9-97 狀態(tài)機(jī)表的狀態(tài)機(jī)表的“States”頁頁 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì)(shj)(shj)流程流程 第109頁/共126頁第一百

45、一十頁，共126頁。表表9-2 定義條件描述的條件操作符的優(yōu)先定義條件描述的條件操作符的優(yōu)先(yuxin)級別級別 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 比較操作符比較操作符說明說明優(yōu)先級優(yōu)先級示例示例- unary)負(fù)負(fù)1-1()括號括號1(1)=數(shù)值相等數(shù)值相等2in1=5!=不等于不等于2in1!=5大于大于2in1in2=大于等于大于等于2in1=in2小于小于2in1in2=小于等于小于等于2in1=4) 或或2(in1=in2) (in1=in2)第110頁/共126頁第一百一十一頁，共126頁。表表9-3 順序順序(shnx)計(jì)算判斷示例計(jì)算判斷示例 9.7.2

46、9.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 當(dāng)前狀當(dāng)前狀條件條件次態(tài)次態(tài)Idle(pop =1) & (count_in = 0)emptyIdlepush =1push-_not_fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdle(push =1) & (count_in=250)full第111頁/共126頁第一百一十二頁，共126頁。 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì)(shj)(shj)流程流程 【例例9-1】 IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empt

47、y_st；ELSIF (push_sig=1) THEN next_state = push_not_full_st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THEN next_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;ELSE next_state = idle_st ;END IF ;第112頁/共126頁第一百一十三頁，共126頁。表表9-4 表表9-3的改變的改變(gibin) 9.7.2 9

48、.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 當(dāng)前狀當(dāng)前狀條件條件次態(tài)次態(tài)Idle(pop =1) & (count_in = 0)emptyIdle(push =1) & (count_in=250)fullIdle(pop =1) & (count_in! = 0)pop_not_emptyIdlepush =1push-_not_full第113頁/共126頁第一百一十四頁，共126頁。 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)狀態(tài)機(jī)設(shè)計(jì)(shj)(shj)流程流程 【例例9-2】IF (pop_sig=1) AND (conut_in_sig=0) THEN next_state = empty_

49、st ;ELSIF (pop_sig=1) AND (conut_in_sig / =0) THENnext_state = pop_not_empty_st ;ELSIF (push_sig=1) AND (conut_in_sig =250) THEN next_state = full_st ;ELSIF (push_sig=1) THEN next_state = push_not_full_st ; ELSE next_state = idle_st ;END IF ; 第114頁/共126頁第一百一十五頁，共126頁。 圖圖9-98 State Mahine Builder Design Rule Check頁面頁面(y min) 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 第115頁/共126頁第一百一十六頁，共126頁。 圖圖9-99 設(shè)定了狀態(tài)機(jī)后的表格設(shè)定了狀態(tài)機(jī)后的表格(biog)模塊模塊 9.7.2 9.7.2 狀態(tài)機(jī)設(shè)計(jì)流程狀態(tài)機(jī)設(shè)計(jì)流程 第116頁/