加速FPGA選擇和系統(tǒng)設(shè)計的架構(gòu)探索 - 圖文-

1、態(tài)行為、上下文交換切換、功耗和處理器的停止。通過將典型模型的開發(fā)時間從幾個月減少到幾天,VisualSim 加速了對架構(gòu)的探索。我可以用來自用戶的一個實例,來說明早期架構(gòu)探索的優(yōu)勢。我們的用戶在使用Virtex 4器件實現(xiàn)一個流媒體處理器時,遇到了困難。設(shè)計不能得到達到要求的性能,每次都丟失第3幀。所有單個器件的利用率都低于50%。將外設(shè)和FPGA 組合起來進行的可視模擬,表明視頻幀和音頻幀在一個共享的內(nèi)部總線上以相同的同步時鐘傳送。由于這個項目處于開發(fā)階段的最后階段,通過改變架構(gòu)來解決問題的話,會將發(fā)貨時間延后6個月。通過對VisualSim 模型的更進一步的詳細(xì)分析,發(fā)現(xiàn)給音頻幀提供更高的

2、優(yōu)先權(quán),就可以使設(shè)計實現(xiàn)要求的性能,這樣,音頻幀也可以被正確處理。這個項目比原計劃推遲了大約一個半月。如果在設(shè)計周期的早期,對架構(gòu)進行作者:Deepak Shankar 總裁和CEOMirabilis Design Inc.性能分析和早期的架構(gòu)探索研究,可以確保你選擇合適的FPGA 平臺,在結(jié)構(gòu)和軟件方面實現(xiàn)應(yīng)用的最佳劃分分配。這種早期探索稱為快速可視原型。借助在圖形化環(huán)境中使用預(yù)組建、參數(shù)化的建模庫及快速開發(fā)的模型,Mirabilis Design 的VisualSim 軟件模擬FPGA 和電路板。 這些庫模型代表Xilinx ® FPGA 中可以獲得的元件,包括PowerPC 、

3、MicroBlaze 和PicoBlaze 處理器、CoreConnect 、DMA 、中斷控制器、 DDR 、塊 RAM 、LUT 、DSP48E ; 邏輯運算符和結(jié)構(gòu)器件。將這些元件連接起來,就能描述一個給定的Xilinx Virtex 平臺;并模擬不同的工作狀態(tài)如通信量、用戶行為和操作環(huán)境。標(biāo)準(zhǔn)分析輸出有200多種,包括等待時間延時、利用率、吞吐量、命中率、狀 建模,可以將設(shè)計周期縮短3個月,也并且不需要一個半月的重新設(shè)計時間,這樣的話,上市時間可以快近縮短5個月。而且,在50%的利用率下,可以將控制處理也移植裝入到同一個FPGA 中進行。這樣修改后,可以節(jié)省一個外部處理器、一個DDR

4、控制器和一個的存儲器板?？焖倏梢曉驮O(shè)計快速可視原型設(shè)計可以幫助你做出更好的劃分決定。使用性能和架構(gòu)模型進行評價,可以消除明顯的低劣選擇,指出主要的問題區(qū)域,并均衡評估硬件/軟件。模擬比組建硬件原型更快、更便宜,并對軟件開發(fā)、調(diào)試、測試、文件編制和維護有幫助。而且,使用早期的原型與用戶進行合作,增強了對設(shè)計決定的反饋,縮短了產(chǎn)品的上市時間,增強了產(chǎn)品成功的可能性(圖1。設(shè)計級的指標(biāo)采用新型或增量方法來改善系統(tǒng)的吞吐量、功率、等待時間延時、利用率和成本;這些改進特別是價格 y 探索塊RAM 的分配方案、高速緩沖存儲器和RAM 速度、片外緩沖和冗余運算符的影響。 使用VisualSim 進行的分析

5、包括:信息包大小與等待時間的關(guān)系、協(xié)議開銷與有效帶寬、資源利用之間的關(guān)系。 圖2 - 使用VisualSim FPGA 元件的 FPGA 平臺和外設(shè)的架構(gòu)模型圖1 - 將系統(tǒng)概念轉(zhuǎn)換為快速可視原型設(shè)計參考Layer 3實例,你的決定包括使用: y片上PowerPC 或外部處理器進行路由操作y 使用DSP 功能塊或結(jié)構(gòu)乘法器和加法器,實現(xiàn)加密算法。 y用于通信量管理或結(jié)構(gòu)的專用MicroBlaze 處理器 y用于控制或代理規(guī)則處理的PowerPC y使用外部協(xié)處理器或MicroBlaze 處理器進行TCP 的卸載具有外部SDRAM 的一組并行PicoBlaze 處理器可以支持線上間諜軟件檢測嗎?

6、當(dāng)信息包的大小從256字節(jié)變到1512字節(jié)時,性能會如何改變呢?你如何設(shè)計未來的應(yīng)用如移動IP ?你還可以拓展探索來考慮FPGA 和板外設(shè)如SDRAM 之間的接口。由于PowerPC 會與MicroBlaze 處理器共享總/功率/性能之間的折衷。在設(shè)計指標(biāo)改進的每一步,目的明確的修改或改進可能會大大改變系統(tǒng)要求。在系統(tǒng)設(shè)計過程開始之前或之后,評價一個設(shè)計修改所需要的時間是有天壤之別的,可視原型將會降低估計時間。為了說明如何使用快速原型,我們來看看一個使用Virtex FPGA 來實現(xiàn)的Layer 3交換機。Layer 3交換機是一種無阻塞交換,主要需要考慮的是在交換過程中保持總的利用率?，F(xiàn)狀

7、在進行產(chǎn)品設(shè)計時,三種情況是確實存在的:指標(biāo)的變化、不能確定的通信量導(dǎo)致的性能不確定性、以及Xilinx FPGA 的速度越來越快。產(chǎn)品運行的環(huán)境是:處理和資源消耗是輸入數(shù)據(jù)和用戶操作的函數(shù)。生產(chǎn)中使用的基于FPGA 的系統(tǒng)必須滿足質(zhì)量、可靠性和性能要求,以滿足用戶的需要。如何將任務(wù)分配到FPGA 和其他板上器件的硬件加速和軟件上,才是最佳分配呢?如何選定最佳FPGA 平臺以滿足產(chǎn)品要求,并以最低成本獲得最高性能呢?早期的探索解決方案VisualSim 提供了預(yù)組建元件,形象地描述硬件和軟件架構(gòu)。應(yīng)用以及使用的實例是通過流程圖來描述的,并在使用多種通信量架構(gòu)的VisualSim 模型上進行模擬

8、。這種方法減少了模型結(jié)構(gòu)的負(fù)擔(dān),使你可以專注于對結(jié)果的分析和解釋。它還能通過對帶應(yīng)用數(shù)據(jù)的模型進行模擬,探索選擇合適的FPGA 、決定硬件及軟件的選擇、確定外設(shè)及性能、劃分目標(biāo)架構(gòu)的行為,從而幫助您優(yōu)化產(chǎn)品架構(gòu)。設(shè)計的優(yōu)化你可以使用架構(gòu)探索(圖2來優(yōu)化FPGA 的每個指標(biāo),包括: y在MicroBlaze 和PowerPC 處理器上進行任務(wù)分配 y 確定處理器的大小y 選擇需要使用協(xié)處理器的功能 y確定最佳接口速度和需要的引腳數(shù)的質(zhì)量、可靠性、性能和成本。為執(zhí)行計劃提供了指導(dǎo),減少了所需要進行的測試數(shù)量,可以將開發(fā)周期縮短近30%。 VisualSim 的標(biāo)準(zhǔn)FPGA 元件庫、規(guī)定工作行為的流

9、程圖、通信量模型和預(yù)組建的分析探針,使系統(tǒng)設(shè)計不再是費時、難以進行、結(jié)果存在很多問題的工作。由于縮短了系統(tǒng)的建模時間以及提供了標(biāo)準(zhǔn)元件模型,為設(shè)計者提供了探索硬件和軟件架構(gòu)的單一環(huán)境。為了獲得免費試用21天的FPGA 建模工具包,這個工具包還包括MicroBlaze和PowerPC 模型,請在 es/evaluation/mdi_evaluation.htm .進行注冊。了解VisualSim 方面的更多信息,請訪問 ,在HTML 頁中有模型。你可以修改參數(shù),并在網(wǎng)頁瀏覽器中執(zhí)行,不需要下載定制軟件。 圖3 - VisualSim 中描述應(yīng)用流程框圖的流程圖用的通信量。這個時控的流程圖選擇FP

10、GA 平臺,進行最初的硬件和軟件分配。流程圖模型使用FPGA 建模工具包,決定了FPGA 和外設(shè)硬件。線,有效總線吞吐量是數(shù)據(jù)請求和本地塊RAM 緩沖器容量的函數(shù)。例如,你可以使用一個協(xié)處理器來增強MicroBlaze 處理器的性能,實現(xiàn)比特級的加密。你也可以使用CoreConnect 總線,將外設(shè)SDRAM 和PowerPC 連接,同時將DDR2用于MicroBlaze 處理器。 在探索軟件設(shè)計時,識別資源消耗大的線程、通過多個MicroBlaze 處理器來平衡負(fù)載、將操作劃分為更小的線程,你可以重新使用VisualSim 的架構(gòu)模型。如果新的軟件任務(wù)或線程具有基于數(shù)據(jù)的優(yōu)先權(quán),對優(yōu)先權(quán)和任

11、務(wù)到達時間對整個處理產(chǎn)生的影響進行探索,就是主要的建模問題。如果你改變關(guān)鍵任務(wù)的優(yōu)先權(quán),那么,這足以提高吞吐量和減少任務(wù)的延時嗎?在大多數(shù)情況下,這是正確的,但可能一個關(guān)鍵任務(wù)比較合適的某個時間設(shè)置,能以更低的優(yōu)先權(quán)來縮短任務(wù)的等待時間,從而使二者都從這個新的次序中獲益。如果系統(tǒng)處理元件的峰值處理高于80%,那么,系統(tǒng)可能難以完成最后再增加的任務(wù),或者對系統(tǒng)自身未來的拓展不利。 模型的構(gòu)建 Layer 3交換(圖3的系統(tǒng)建模從編譯函數(shù)列表(與執(zhí)行獨立、預(yù)計的處理時間、資源的消耗和系統(tǒng)性能衡量開始。接下來的一步是使用圖形框圖編輯器(圖3,在VisualSim 中記錄流程圖。流程圖是UML 圖,標(biāo)

12、注有時序信息。流程中的函數(shù)用延遲表示,定時的排隊代表爭用,算法處理數(shù)據(jù)的移動。流程圖包括數(shù)據(jù)處理、控制和相關(guān)的關(guān)系。數(shù)據(jù)流包括流程和通信量管理、加密、壓縮、路由、代理規(guī)則和TCP 協(xié)議的處理?？刂仆ǖ腊刂破魉惴?、分支決策樹和加權(quán)查詢規(guī)定。VisualSim 構(gòu)建一些情景來模擬模型并產(chǎn)生統(tǒng)計信息。這些情景是多種同時發(fā)生的數(shù)據(jù)流如連接的建立(慢通道、安全通道建立后內(nèi)嵌數(shù)據(jù)的傳送(快通道、基于數(shù)據(jù)類型或協(xié)議識別的特定數(shù)據(jù)的操作序列。 你可以將這個定時流程圖的模型用于檢查函數(shù)的正誤和流程是否有效。VisualSim 使用隨機通信量序列來觸發(fā)模型。通信量序列在VisualSim 中被定義為數(shù)據(jù)結(jié)構(gòu),一個通信量發(fā)生器模擬特定應(yīng) 圖4 - Layer 3開關(guān)設(shè)計的輸出分析流程圖的函數(shù)被映射到這些架構(gòu)元件上。對每個函數(shù),VisualSim 自動收集端到端延遲和一個時間周期中處理的信息包的數(shù)量。對架構(gòu),VisualSim 繪制