柵和體電流模型

1、集成電路器件模型與模擬集成電路器件模型與模擬課程安排課程安排2體和柵電流模型體和柵電流模型池雅慶池雅慶國(guó)防科技大學(xué)計(jì)算機(jī)學(xué)院國(guó)防科技大學(xué)計(jì)算機(jī)學(xué)院微電子與微處理器研究所微電子與微處理器研究所 2012012 2年年5 5月月IbIGSGDn+n+p- Si參考文獻(xiàn)參考文獻(xiàn)4提綱提綱5熱載流子效應(yīng)熱載流子效應(yīng)635nm35nmGate LengthGate Length35 nm process7體電流和漏電流來(lái)源體電流和漏電流來(lái)源IbIGSGDn+n+p- SiSi/SiO2界面勢(shì)壘Eb: 3.15eV (電子); 3.8eV(空穴).8體電流和漏電流來(lái)源體電流和漏電流來(lái)源IbIGSGDn+n

2、+p- SiSi/SiO2界面勢(shì)壘Eb: 3.15eV (電子); 3.8eV(空穴).9體電流（襯底電流）模型體電流（襯底電流）模型n是電子的碰撞電離系數(shù)，強(qiáng)烈依賴于溝道電場(chǎng)EdbIMI) 1(dyMn1110體電流模型（體電流模型（2）iLyndbdyII0EBinieA11體電流模型（體電流模型（3）nAi（cm-1）Bi（V/cm)表面2.451061.92106體區(qū)0.7031061.23106iiLyEBidbdyeAII012體電流模型（體電流模型（4）13體電流模型（體電流模型（5）iiLyEBidbdyeAII0222)()(CdsatElVyVdydVyEioxoxSiXt

3、l2lVVdydVEdsatdsdsm14體電流模型（體電流模型（6）mimCmimCiEBdimidEEEBimCmidEEEBCidbeIBlEAIeBEEElAIdEeEElAII2222211A. Erdelyi. Asymptotic Expansions. Dover Publications Inc, New York, 195615體電流模型（體電流模型（7）dsatdsiVVlBdsatdsiidbeVVBAII)(lVVdydVEdsatdsdsmmiEBenmEbdsatdsdnmiidbVVaIlEBAII)(116體電流模型（體電流模型（8）dsatdsiVVlBds

4、atdsiidbeVVBAII)(2/13/122.0joxXtl 5/13/18/1017.0LXtljoxVdsat=Vgs-Vth17體電流模型（體電流模型（9）0512Vgs（V）Ib（uA）Vdsat=Vgs-Vth18體電流模型（體電流模型（10）lVVEdsatdsmlVVEdsatdsm2210)()(geffdsgeffdsVVlVVlll0thgsgeffVVV19體電流模型（體電流模型（11）提綱提綱2021柵電流產(chǎn)生機(jī)制（柵電流產(chǎn)生機(jī)制（1）22柵電流產(chǎn)生機(jī)制（柵電流產(chǎn)生機(jī)制（2）23柵電流產(chǎn)生過(guò)程?hào)烹娏鳟a(chǎn)生過(guò)程IGSGDn+n+p- SiABCD24柵電流模型（柵電流

5、模型（1）rLdgdyPPPII032125柵電流模型（柵電流模型（2）26柵電流模型（柵電流模型（3）EbbeEP41127柵電流模型（柵電流模型（4）2323562105 .2102111045.111066.5oxoxtEoxoxeLEEPoxoxoxoxEEqeeP3001613028柵電流模型（柵電流模型（5）2323562105 .2102111045.111066.5oxoxtEoxoxeLEEPoxoxoxoxEEqeeP3001613032)(PPEPox29mbEoxbmroxdrLdgeEPEtIdyPPPII)(220321柵電流模型（柵電流模型（6）3001410-9

6、Vds（V）Ig（uA）10-140510-12Vgs（V）Ig（uA）10-14柵電流模型（柵電流模型（7）lVVVEthgsdsm31柵電流模型（柵電流模型（8）32柵電流模型（柵電流模型（9）mbEoxbmroxbgeEPEtII)(22提綱提綱3334先進(jìn)先進(jìn)MOS結(jié)構(gòu)結(jié)構(gòu)35SOI MOS35背柵(襯底)pn+n+VGbVGfVDSSDGfGb隱埋氧化層36 薄膜SOI-MOSFET的閾值電壓: * 背面積累狀態(tài) VT (積累) = VFBf + ( 1 + Cs / Cif ) 2B - QB /( 2 Cif ) . VFBf =ms-Qf /Cif B =(kT/q)ln(NA

7、/ni) Cs=0/ts QB=-qNAts * 背面耗盡狀態(tài) 該狀態(tài)因短溝特性和亞閾特性優(yōu)良而在VLSI中多用. VT (耗盡) = VT (積累) ( VGb VGb積累 ) .CS CibCif ( CS + Cib )37 SOI-MOSFET的電流特性: * 飽和電流 IDsat = ( VGf - VT )2 ; 對(duì)厚膜(體硅)SOI-MOSFET: 1 = CD / Cif . 對(duì)背面全耗盡的薄膜SOI-MOSFET: 2 = CS Cib / Cif ( CS + Cib ) . 對(duì)背面全積累的薄膜SOI-MOSFET: 3 = CS / Cif . 一般有: 2 1 3 .

8、* 背面全耗盡的薄膜器件的飽和電流最大背面全耗盡的薄膜器件的飽和電流最大, 背面全積累的薄膜背面全積累的薄膜 器件的電流最小器件的電流最小. 所以背面全耗盡的薄膜SOI- MOSFET具有較大的 電流驅(qū)動(dòng)能力, 相應(yīng)的IC具有較好的速度特性.Z n Cif2 L ( 1 + )38 SOI-MOSFET的亞閾區(qū)擺幅: * 亞閾值斜率的表示 S ( kT/q ) ( ln 10 ) ( 1 + ) , 2 1 3 . 可見: 背面全耗盡的薄膜背面全耗盡的薄膜SOI-MOSFET 的亞閾值斜率最小的亞閾值斜率最小 可采用比較可采用比較 低的閾值電壓而不會(huì)增加低的閾值電壓而不會(huì)增加 VG = 0 時(shí)

9、的漏電流時(shí)的漏電流, 從而可得到較好的從而可得到較好的 速度特性速度特性.VGfVGbSbCifCibCS 背面全耗盡的薄膜器件的電容分壓電路Sf39先進(jìn)先進(jìn)MOS結(jié)構(gòu)結(jié)構(gòu)40FIN FETPoly GatePoly GatePoly GatePoly GateSourceDrainSourceDrainSourceDrainFinSourceDrainSiO2GateGateDrainDrainSourceSourceSiOSiO2 2SiOSiO2 2SiO2GateGateDrainDrainSourceSourceSiOSiO2 2SiOSiO2 2SiO2BOXGateGateDrainDrainSourceSourceSiOSiO22SiOSiO22Substrate Silicon41FIN FET模型模型42FIN FET特性特性Lg = 15nmLg = 30nm43FIN FET電流模型電流模型thgsdsatdsdsatdsdsatdsnthgsoxndsatdsmthgsdsatnthgsoxndVVwhereVVwhereVVVVVVLWCVVVVKVwhereVVLWCI, 0,2)(,)(,)(44FIN FET特性特性45先進(jìn)先進(jìn)MOS結(jié)構(gòu)結(jié)構(gòu)46High-k柵氧結(jié)構(gòu)柵氧結(jié)構(gòu)ElectrodeSi substrateToxSiO2TKHigh-k