數(shù)字電路與邏輯設(shè)計—第5章 觸發(fā)器

1、第第5章章 觸發(fā)器觸發(fā)器觸發(fā)器觸發(fā)器(Flip-Flop)是一種具有記憶功能、可以存儲二進制信息的雙穩(wěn)態(tài)電路，是組成時序邏輯電路的基本單元，也是最基本的時序電路。本章內(nèi)容本章內(nèi)容2q5.1輸出反饋電路q5.2基本RS觸發(fā)器q5.3鐘控觸發(fā)器q5.4觸發(fā)器的應(yīng)用q5.5寄存器和移位寄存器5.1 輸出反饋電路輸出反饋電路輸出反饋電路輸出反饋電路例例5.1.1 設(shè)計一個兩輸入(X和Y)和單輸出(Z)的電路，使電路具有三種功能：清零功能(Zn+ 1=0)、置位功能(Zn+ 1=1)和保持功能(Zn+1=Zn)。解：假定當(dāng)X=0時清零，當(dāng)X=1且Y=0時置位，當(dāng)X=1且Y=1時保持。按照該假設(shè)列出真值表

2、，該真值表的輸入項除了X和Y，還有Zn，輸出項為Zn+1。4XYZnZn+10010111001111輸出反饋電路輸出反饋電路q邏輯電路圖qVerilog描述module test(X, Y, Z);input X, Y;output Z;assign Z=X&(Y|Z);endmodule55.2 基本基本RS觸發(fā)器觸發(fā)器基本基本RS觸發(fā)器觸發(fā)器q邏輯電路與符號q狀態(tài)7RDSDQnQnQn+1Qn+10101101011QnQn00禁止出現(xiàn)，約束條件為RD+SD=1復(fù)位復(fù)位置位置位保持保持q狀態(tài)轉(zhuǎn)移真值表(狀態(tài)表)8基本基本RS觸發(fā)器觸發(fā)器RDSDQQn+10000110100100

3、11011010011111100q特征方程q狀態(tài)轉(zhuǎn)移圖(狀態(tài)圖)與激勵表q波形圖9基本基本RS觸發(fā)器觸發(fā)器QQn+1RDSD00101101001111基本基本RS觸發(fā)器觸發(fā)器q邏輯電路與符號105.3 鐘控觸發(fā)器鐘控觸發(fā)器q邏輯電路與符號q特征方程12鐘控鐘控RS觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型q狀態(tài)圖q狀態(tài)表q波形圖13鐘控鐘控RS觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型CPRSQn+10Q100Q10111100111q邏輯電路與符號q特征方程14鐘控鐘控D觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型q狀態(tài)圖q狀態(tài)表q波形圖15鐘控鐘控D觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型CPDQn+10Q100111q鐘控

4、D觸發(fā)器的Verilog描述為module DFF(CP, D, Q);input CP, D;output Q;reg Q;always (CP)Q=D; /特征方程Qn+1=Dendmodule16鐘控鐘控D觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型q邏輯電路與符號q特征方程17鐘控鐘控JK觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型q狀態(tài)圖q狀態(tài)表q波形圖18鐘控鐘控JK觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型CPJKQn+10Q100Q10101101111Qq邏輯電路與符號q特征方程19鐘控鐘控T觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型q狀態(tài)圖q狀態(tài)表q波形圖20鐘控鐘控T觸發(fā)器觸發(fā)器電平觸發(fā)型電平觸發(fā)型CPTQn+10

5、Q10Q11Q邊沿觸發(fā)器邊沿觸發(fā)器q電平觸發(fā)方式中的空翻現(xiàn)象q邊沿觸發(fā)器僅在約定的電平邊沿(上升沿或下降沿)到達時才可能發(fā)生狀態(tài)變化，并且次態(tài)僅由該邊沿變化瞬間的輸入和狀態(tài)決定；在非約定的邊沿和電平期間，輸入信號的變化不會引起狀態(tài)的變化。q邊沿D觸發(fā)器符號21qDFF的Verilog描述module DFF(CP, Rd, Sd, D, Q);input CP, Rd, Sd, D;output Q;reg Q;always (posedge CP or negedge Rd or negedge Sd)if(!Rd)Q=1d0;else if(!Sd)Q=1d1;elseQ=D;endmod

6、uleq異步方式的波形圖22復(fù)位和置位的異步方式復(fù)位和置位的異步方式qDFF的Verilog描述module DFF(CP, Rd, Sd, D, Q);input CP, Rd, Sd, D;output Q;reg Q;always (posedge CP)if(!Rd)Q=1d0;else if(!Sd)Q=1d1;elseQ=D;endmoduleq同步方式的波形圖23復(fù)位和置位的同步方式復(fù)位和置位的同步方式第第5章章 作業(yè)作業(yè)(1)復(fù)習(xí)復(fù)習(xí) 掌握基本基本RS觸發(fā)器觸發(fā)器、鐘控電平觸發(fā)器鐘控電平觸發(fā)器(RS、D、JK、T)以及邊沿觸發(fā)器邊沿觸發(fā)器的邏輯電路與符號、特征方程、狀態(tài)圖、狀態(tài)

7、表和工作波形圖。1. 由或非門構(gòu)成的觸發(fā)器電路如下所示，試分別寫出觸發(fā)器輸出Q的下一狀態(tài)方程，圖中也給出了a、b、c的波形，設(shè)觸發(fā)器的初始狀態(tài)為1，試畫出輸出Q的波形。242. 設(shè)下圖中各觸發(fā)器的輸出初始狀態(tài)皆為0，試寫出下一狀態(tài)方程，并畫出在CP的作用下各觸發(fā)器Q端的波形。25第第5章章 作業(yè)作業(yè)(1)5.4 觸發(fā)器的應(yīng)用觸發(fā)器的應(yīng)用應(yīng)用示例應(yīng)用示例例例5.4.1 設(shè)計二分頻電路：電路有一個輸入時鐘和一個輸出時鐘，輸出時鐘的周期是輸入時鐘的二倍，如下圖所示。采用D觸發(fā)器進行電路設(shè)計。解：解：從波形可知：輸出F每次變化都在CP的上升沿；在CP上升沿的前后，F(xiàn)值是非的關(guān)系，即Fn+1=F，即當(dāng)C

8、P從低電平向高電平變化一次時，F(xiàn)取反一次。27應(yīng)用示例應(yīng)用示例將CP連接上升沿D觸發(fā)器的時鐘輸入端，F(xiàn)連接該觸發(fā)器的狀態(tài)輸出端，其次態(tài)為Fn+1=F，其激勵方程為D=F。邏輯電路圖為28應(yīng)用示例應(yīng)用示例例例5.4.2 兩個帶異步清零和置位端的上升沿D觸發(fā)器構(gòu)成如下圖所示的電路，試畫出波形圖，說明功能，并給出Verilog描述。解：觸發(fā)器的復(fù)位端Rd參與控制，將Rd=0時稱為復(fù)位狀態(tài)，Rd=1時稱為工作狀態(tài)。(1) 當(dāng)DFF0.Q=0時，DFF1被復(fù)位，DFF1.Q=0，DFF0.Rd=1，此時DFF0處于工作狀態(tài)，DFF1處于復(fù)位狀態(tài)。(2) 當(dāng)DFF0.Q=1時，DFF1處于工作狀態(tài)。(3)

9、 當(dāng)DFF1.Q=1時，DFF0被復(fù)位，DFF0.Q=0，進而DFF1被復(fù)位，DFF1.Q=0，DFF0退出復(fù)位狀態(tài)進入工作狀態(tài)。29應(yīng)用示例應(yīng)用示例從上面的分析可以看出，DFF0僅會短時間處于復(fù)位狀態(tài)，其最終將會穩(wěn)定地處于工作狀態(tài)。在DFF0處于工作狀態(tài)時，X上升沿到達后DFF0.Q=1，DFF1從復(fù)位狀態(tài)變?yōu)楣ぷ鳡顟B(tài)。在DFF1處于工作狀態(tài)時，Y上升沿到達后DFF1.Q=1，DFF0被復(fù)位，接著DFF1被復(fù)位，DFF0又回到工作狀態(tài)，保持輸出0，DFF1仍處于復(fù)位狀態(tài)。由此可見，當(dāng)X的上升沿到達時，F(xiàn)輸出為1，當(dāng)Y的上升沿到達時，F(xiàn)輸出為0。工作波形如下圖所示。30應(yīng)用示例應(yīng)用示例該電路實

10、現(xiàn)了雙輸入控制脈沖產(chǎn)生，相當(dāng)于：始于X的上升沿，止于Y的上升沿。Verilog程序為：module test(X, Y, F);input X, Y;output F;reg F, q;always (posedge X or posedge q)/描述DFF0if(q)F=1d0;elseF=1d1;always (posedge Y or negedge F)/描述DFF1if(!F)q=1d0;elseq=1d1;endmodule315.5 寄存器和移位寄存器寄存器和移位寄存器寄存器的基本結(jié)構(gòu)寄存器的基本結(jié)構(gòu)采用多個D觸發(fā)器保存一組二進制信息的電路稱為寄存器，也稱為數(shù)據(jù)寄存器。m個D觸

11、發(fā)器采用相同的觸發(fā)條件同時保存m個數(shù)據(jù)，其基本結(jié)構(gòu)如下圖所示。33q常用的電平觸發(fā)數(shù)據(jù)寄存器主要有74LS373和74 LS573(八D數(shù)據(jù)鎖存器數(shù)據(jù)鎖存器)。q74LS573的邏輯符號和內(nèi)部結(jié)構(gòu)q74LS573的功能表34電平觸發(fā)數(shù)據(jù)寄存器電平觸發(fā)數(shù)據(jù)寄存器鎖存信號輸出使能數(shù)據(jù)輸入三態(tài)數(shù)據(jù)輸出OEGD0D7Q0n+1Q7n+11ZZ01d0d7d0d700Q0Q7q常用的邊沿觸發(fā)數(shù)據(jù)寄存器主要有74LS374和74 LS574(八D數(shù)據(jù)鎖存器數(shù)據(jù)鎖存器)。q74LS574的邏輯符號和內(nèi)部結(jié)構(gòu)q74LS574的功能表35邊沿觸發(fā)數(shù)據(jù)寄存器邊沿觸發(fā)數(shù)據(jù)寄存器上升沿鎖存信號輸出使能數(shù)據(jù)輸入三態(tài)數(shù)據(jù)

12、輸出OECPD0D7Q0n+1Q7n+11ZZ0d0d7d0d70Q0Q7多發(fā)單收電路多發(fā)單收電路q電路結(jié)構(gòu)與波形q工作原理36多發(fā)單收電路多發(fā)單收電路q基于地址總線方式的多發(fā)單收電路37單發(fā)多收電路單發(fā)多收電路q電路結(jié)構(gòu)與波形q工作原理38單發(fā)多收電路單發(fā)多收電路q基于地址總線方式的多發(fā)單收電路39移位寄存器移位寄存器若所要寄存的二進制信息為串行數(shù)據(jù)，則需要多個觸發(fā)器串行級聯(lián)的結(jié)構(gòu)。由若干個D觸發(fā)器級聯(lián)構(gòu)成的D觸發(fā)器組稱為移位寄存器。數(shù)據(jù)從S輸入，每個時鐘節(jié)拍接收一位保存在D觸發(fā)器內(nèi)。40四位單向移位寄存器四位單向移位寄存器q電路結(jié)構(gòu)q移位波形41可預(yù)置移位寄存器可預(yù)置移位寄存器q邏輯電路q

13、邏輯符號42四位通用移位寄存器四位通用移位寄存器74LS19474LS194是四位通用移存器，具有左移、右移、并行置數(shù)、保持、清除等多種功能。43并行數(shù)碼輸入端異步清零端右移串行數(shù)碼輸入端左移串行數(shù)據(jù)輸入端工作方式控制端CrS1S0CPSLSRD0D1D2D3Q0n+1Q1n+1Q2n+1Q3n+100000100Q0Q1Q2Q3101ssQ0Q1Q2110sQ1Q2Q3s111abcdabcdq74LS194的Verilog描述為module LS194(Cr, CP, S, D, SR, SL, Q);input Cr, CP, SR, SL;input 1:0 S;input 3:0 D

14、;output 3:0 Q;reg 3:0 Q;always (posedge CP or negedge Cr)if(!Cr) Q=4d0;elsecase(S)2b00: Q=Q;2b01: Q=Q2:0,SR;2b10: Q=SL,Q3:1;2b11: Q=D;endcaseendmodule44四位通用移位寄存器四位通用移位寄存器74LS194典型應(yīng)用典型應(yīng)用數(shù)據(jù)延時器數(shù)據(jù)延時器q電路結(jié)構(gòu)q波形圖45典型應(yīng)用典型應(yīng)用數(shù)據(jù)串?dāng)?shù)據(jù)串/ /并轉(zhuǎn)換并轉(zhuǎn)換q串行傳播并行處理加工q電路結(jié)構(gòu)46典型應(yīng)用典型應(yīng)用數(shù)據(jù)串?dāng)?shù)據(jù)串/ /并轉(zhuǎn)換并轉(zhuǎn)換47七位串入并出轉(zhuǎn)換工作流程七位串入并出轉(zhuǎn)換工作流程 CrC

15、PdQ0Q1Q2Q3Q4Q5Q6Z操作操作000000001清零101111110置數(shù)1aa01111101bba0111101ccba011101ddcba01101eedcba0101ffedcba001ggfedcba1101111110置數(shù)右移七次典型應(yīng)用典型應(yīng)用數(shù)據(jù)串?dāng)?shù)據(jù)串/ /并轉(zhuǎn)換并轉(zhuǎn)換qVerilog描述為module test(Cr, CP, d, Q, Z);input Cr, CP, d;output Z;output 7:0 Q;reg 7:0 Q;assign Z=Q7;always (posedge CP or negedge Cr)if(!Cr) Q=8h00;e

16、lse if(Z) Q=8hfe;else Q=Q6:0,d;endmodule48典型應(yīng)用典型應(yīng)用數(shù)據(jù)串?dāng)?shù)據(jù)串/ /并轉(zhuǎn)換并轉(zhuǎn)換q串入并出轉(zhuǎn)換電路的工作波形49典型應(yīng)用典型應(yīng)用數(shù)據(jù)并數(shù)據(jù)并/ /串轉(zhuǎn)換串轉(zhuǎn)換q電路結(jié)構(gòu)50典型應(yīng)用典型應(yīng)用數(shù)據(jù)并數(shù)據(jù)并/ /串轉(zhuǎn)換串轉(zhuǎn)換51七位并入串出轉(zhuǎn)換工作流程七位并入串出轉(zhuǎn)換工作流程 CrCP d6d0Q0Q1Q2Q3Q4Q5Q6FZ操作操作0000000001清零1ag1abcdefg0置數(shù)101abcdef01001abcde010001abcd0100001abc01000001ab010000001a010000000111hn1hijklmn0置數(shù)

17、右移七次典型應(yīng)用典型應(yīng)用數(shù)據(jù)并數(shù)據(jù)并/ /串轉(zhuǎn)換串轉(zhuǎn)換qVerilog描述為module test(Cr, CP, d, F, Z);input Cr, CP;input 6:0 d;output Z, F;reg F;reg 6:0 Q;assign Z=|Q;always (posedge CP or negedge Cr)if(!Cr) Q,F=8d0;else if(Z) Q,F=1b1,d;else Q,F=1b0,Q;endmodule52典型應(yīng)用典型應(yīng)用數(shù)據(jù)并數(shù)據(jù)并/ /串轉(zhuǎn)換串轉(zhuǎn)換q并入串出轉(zhuǎn)換電路的工作波形53本章小結(jié)本章小結(jié)1. 了解輸出反饋電路的概念。2. 掌握基本RS觸發(fā)器及鐘控觸發(fā)器的邏輯功能及描述方法，尤其是邊沿觸發(fā)器的邊沿變化邊沿變化波形圖波形圖。3. 熟練掌握觸發(fā)器的典型應(yīng)用典型應(yīng)用。4. 熟練掌握由觸發(fā)