第13_14次課——第6章 時序邏輯電路

1、第第6章章 時序邏輯電路時序邏輯電路6.2 6.2 若干常用時序邏輯電路若干常用時序邏輯電路二二. . 異步計數(shù)器異步計數(shù)器6.3.2 計數(shù)器計數(shù)器三三. 任意進制計數(shù)器的構(gòu)成方法任意進制計數(shù)器的構(gòu)成方法四四. 移位寄存器型計數(shù)器移位寄存器型計數(shù)器6.3.3* 順序脈沖發(fā)生器順序脈沖發(fā)生器第第6章章 時序邏輯電路時序邏輯電路1. 異步二進制加法計數(shù)器異步二進制加法計數(shù)器原則：原則：每每1位從位從“1”變變“0”時，向高位發(fā)出進時，向高位發(fā)出進位，使高位翻轉(zhuǎn)位，使高位翻轉(zhuǎn).構(gòu)成方法構(gòu)成方法：觸發(fā)器接成計數(shù)器形式，時鐘：觸發(fā)器接成計數(shù)器形式，時鐘CLK加在最低位，高位脈沖接在低位的加在最低位，高位

2、脈沖接在低位的Q 端或端或Q 端。端。在在末位末位+1時，從低位到高位逐位進位方式工作時，從低位到高位逐位進位方式工作。二二. . 異步計數(shù)器異步計數(shù)器注意：注意：若用若用上升沿上升沿作為觸發(fā)信號，加法器低位作為觸發(fā)信號，加法器低位Q輸出作為高位時鐘，減法器低位輸出作為高位時鐘，減法器低位Q作為高位作為高位時鐘；若用時鐘；若用下降沿下降沿作為觸發(fā)信號，正好相反。作為觸發(fā)信號，正好相反。第第6章章 時序邏輯電路時序邏輯電路圖圖6.3.17是由是由JK觸發(fā)器構(gòu)觸發(fā)器構(gòu)成的異步成的異步3位位二進制加法二進制加法計數(shù)器的邏計數(shù)器的邏輯電路。波輯電路。波形如圖所示形如圖所示圖圖6.3.17每每1位從位從

3、“1”變變“0”時，時，向高位發(fā)出進位，使高向高位發(fā)出進位，使高位翻轉(zhuǎn)位翻轉(zhuǎn).(低位輸出由低位輸出由1變變?yōu)闉?時，時，下降沿下降沿正好作為正好作為高位時鐘信號高位時鐘信號)此處沒考慮觸此處沒考慮觸發(fā)器的傳輸延發(fā)器的傳輸延遲時間遲時間tpd.第第6章章 時序邏輯電路時序邏輯電路 異步異步二進制減法計數(shù)器二進制減法計數(shù)器構(gòu)成方法構(gòu)成方法：觸發(fā)器接成計數(shù)器形式，時鐘：觸發(fā)器接成計數(shù)器形式，時鐘CLK加在最低位，高位脈沖接在低位的加在最低位，高位脈沖接在低位的Q 端或端或Q 端。在端。在末位末位-1時時，從低位到高位逐從低位到高位逐位借位方式工作位借位方式工作。原則：原則：每每1位從位從“0”變變“

4、1”時，向高位發(fā)時，向高位發(fā)出進位，使高位翻轉(zhuǎn)。出進位，使高位翻轉(zhuǎn)。第第6章章 時序邏輯電路時序邏輯電路圖圖6.3.18是由是由JK觸發(fā)器構(gòu)觸發(fā)器構(gòu)成的異步成的異步3位位二進制加法計二進制加法計數(shù)器的邏輯電數(shù)器的邏輯電路。波形如圖路。波形如圖所示。所示。圖圖6.3.18第第6章章 時序邏輯電路時序邏輯電路2. 異步十進制計數(shù)器異步十進制計數(shù)器原理原理：在：在4位二進制異步加法計數(shù)位二進制異步加法計數(shù)器上修改而成，要跳過器上修改而成，要跳過1010 1111這六個狀態(tài)。這六個狀態(tài)。1 2 3 4 5 6 7 8 9 10J=0J=1J=0J=1J=0第第6章章 時序邏輯電路時序邏輯電路由由JK觸

5、發(fā)器構(gòu)成的異步十進制計數(shù)器觸發(fā)器構(gòu)成的異步十進制計數(shù)器,其邏輯電路如圖其邏輯電路如圖6.3.19所所示，其狀態(tài)表及時序圖與同步十進制計數(shù)器相同。示，其狀態(tài)表及時序圖與同步十進制計數(shù)器相同。圖圖6.3.19111131232213100KQQJKJKQJKJ注注：JK懸空時相當(dāng)于接邏輯懸空時相當(dāng)于接邏輯1第第6章章 時序邏輯電路時序邏輯電路*二二五五十十進制異步計數(shù)器進制異步計數(shù)器74LS290:其邏輯符號及功能表如圖其邏輯符號及功能表如圖6.3.20所示所示圖圖6.3.20第第6章章 時序邏輯電路時序邏輯電路其邏輯符號及功能表如圖其邏輯符號及功能表如圖6.3.21所示所示第第6章章 時序邏輯電

6、路時序邏輯電路異步計數(shù)器優(yōu)缺點：異步計數(shù)器優(yōu)缺點：優(yōu)點：優(yōu)點：其與同步計數(shù)器相比，具有結(jié)構(gòu)簡單的優(yōu)點。在用其與同步計數(shù)器相比，具有結(jié)構(gòu)簡單的優(yōu)點。在用T觸觸 發(fā)器構(gòu)成二進制計數(shù)器時，可以不附加任何其它電路發(fā)器構(gòu)成二進制計數(shù)器時，可以不附加任何其它電路缺點：缺點：（1）工作頻率比較低）工作頻率比較低，因為異步計數(shù)器的各級觸發(fā)器是以串，因為異步計數(shù)器的各級觸發(fā)器是以串行進位方式連接的，所以在最不利的情況下要經(jīng)過所有各級觸行進位方式連接的，所以在最不利的情況下要經(jīng)過所有各級觸發(fā)器傳輸延遲時間之和以后，新狀態(tài)才能穩(wěn)定建立。發(fā)器傳輸延遲時間之和以后，新狀態(tài)才能穩(wěn)定建立。（2）在電路狀態(tài)譯碼時存在競爭）在

7、電路狀態(tài)譯碼時存在競爭-冒險現(xiàn)象冒險現(xiàn)象。第第6章章 時序邏輯電路時序邏輯電路三、任意進制計數(shù)器的構(gòu)成方法三、任意進制計數(shù)器的構(gòu)成方法若已有若已有N進制計數(shù)器（如進制計數(shù)器（如74LS161)，現(xiàn)在要實現(xiàn)，現(xiàn)在要實現(xiàn)M進制計數(shù)器，進制計數(shù)器，只能用已有的計數(shù)器產(chǎn)品經(jīng)過外電路的不同連接方式實現(xiàn)。只能用已有的計數(shù)器產(chǎn)品經(jīng)過外電路的不同連接方式實現(xiàn)。NMNM第第6章章 時序邏輯電路時序邏輯電路1. MN的情況的情況這種情況下，必須用這種情況下，必須用多片多片N進制計數(shù)器組合起來進制計數(shù)器組合起來，才能構(gòu)成，才能構(gòu)成M進制計數(shù)器。進制計數(shù)器。連接方式有串行進位方式、并行進位方式、整體置零方式和整體置數(shù)

8、方式。連接方式有串行進位方式、并行進位方式、整體置零方式和整體置數(shù)方式。(1) 串行進位方式和并行進位方式：串行進位方式和并行進位方式：串行進位方式：串行進位方式： 在串行進位方式中，以在串行進位方式中，以低位片的進位信號作為高位片的時鐘輸入信號。低位片的進位信號作為高位片的時鐘輸入信號。 兩片始終同時處于計數(shù)狀態(tài)兩片始終同時處于計數(shù)狀態(tài).第第6章章 時序邏輯電路時序邏輯電路例如采用串行進位方式，利用例如采用串行進位方式，利用74LS160實現(xiàn)實現(xiàn)100進制進制計數(shù)器，計數(shù)器，其電路如圖其電路如圖6.3.29所示。所示。圖圖6.3.29并行進位方式：并行進位方式： 在并行進位方式中，在并行進位

9、方式中，以低位片的進位輸出信號作為高位片的工作以低位片的進位輸出信號作為高位片的工作狀態(tài)控制信號狀態(tài)控制信號，兩片的計數(shù)脈沖接在同一計數(shù)輸入脈沖信號上。，兩片的計數(shù)脈沖接在同一計數(shù)輸入脈沖信號上。第第6章章 時序邏輯電路時序邏輯電路例如采用并行進位方式，利用例如采用并行進位方式，利用74LS160實現(xiàn)實現(xiàn)100進制進制計數(shù)器，其電路如計數(shù)器，其電路如圖圖6.3.30所示。所示。圖圖6.3.30a. 若要實現(xiàn)的若要實現(xiàn)的M進制可分解成兩個小于進制可分解成兩個小于N的因數(shù)相乘的因數(shù)相乘，即，即MN1N2,則先將則先將N進制計數(shù)器接成進制計數(shù)器接成N1進制計數(shù)器和進制計數(shù)器和N2進制計數(shù)器，再采用串

10、行進進制計數(shù)器，再采用串行進位或并行進位方式將兩個計數(shù)器連接起來，構(gòu)成位或并行進位方式將兩個計數(shù)器連接起來，構(gòu)成M進制計數(shù)器。進制計數(shù)器。第第6章章 時序邏輯電路時序邏輯電路例例6.3.6 試?yán)么羞M位方式由試?yán)么羞M位方式由74LS160構(gòu)成構(gòu)成24進制加法計數(shù)器進制加法計數(shù)器解：解：24可分解成可分解成46（或者（或者38、212)，則先將兩片，則先將兩片74LS160構(gòu)成構(gòu)成4進制進制和和6進制計數(shù)器，再連接，其實現(xiàn)電路如圖進制計數(shù)器，再連接，其實現(xiàn)電路如圖6.3.31所示。所示。第第6章章 時序邏輯電路時序邏輯電路例6.3.7 試?yán)貌⑿羞M位方式由74LS161構(gòu)成32進制加法計數(shù)

11、器解：可將解：可將32分成分成162(或或84)，則電路如圖，則電路如圖6.3.32所示。所示。第第6章章 時序邏輯電路時序邏輯電路b.若要實現(xiàn)的若要實現(xiàn)的M進制（如進制（如31進制）不可分解成兩個小于進制）不可分解成兩個小于N的因數(shù)相乘，的因數(shù)相乘，則要采用整體置零法或整體置數(shù)法構(gòu)成。則要采用整體置零法或整體置數(shù)法構(gòu)成。（2)整體置零方式和整體置數(shù)方式整體置零方式和整體置數(shù)方式首先將兩片首先將兩片N進制計數(shù)器按串行進位方式或并行進位方式聯(lián)成進制計數(shù)器按串行進位方式或并行進位方式聯(lián)成NN M 進制計數(shù)器，再按照進制計數(shù)器，再按照NM的置零法和置數(shù)法構(gòu)成的置零法和置數(shù)法構(gòu)成M進制計數(shù)器。此方法進

12、制計數(shù)器。此方法適合任何適合任何M進制（可分解和不可分解）計數(shù)器的構(gòu)成。進制（可分解和不可分解）計數(shù)器的構(gòu)成。例例6.3.8 利用利用74LS160接成接成29進制計數(shù)器進制計數(shù)器。解：采用整體置零法的實現(xiàn)電路如圖解：采用整體置零法的實現(xiàn)電路如圖6.3.33(a)所示，采用整體所示，采用整體置數(shù)法的實現(xiàn)電路如圖置數(shù)法的實現(xiàn)電路如圖6.3.33(b)所示所示第第6章章 時序邏輯電路時序邏輯電路(a)異步整體置零異步整體置零(b)同步整體置數(shù)同步整體置數(shù)圖圖6.3.33第第6章章 時序邏輯電路時序邏輯電路例例5.3.7 試?yán)弥昧惴ê椭脭?shù)法由兩片試?yán)弥昧惴ê椭脭?shù)法由兩片74LS161構(gòu)成構(gòu)成53

13、進制加法計數(shù)器。進制加法計數(shù)器。解：若由解：若由74LS161構(gòu)成構(gòu)成53進制計數(shù)器，其構(gòu)成的進制計數(shù)器，其構(gòu)成的256進制實際為二進制計數(shù)器進制實際為二進制計數(shù)器(28),故先要將故先要將53化成二進制數(shù)碼，再根據(jù)整體置數(shù)法或整體置零法實現(xiàn)化成二進制數(shù)碼，再根據(jù)整體置數(shù)法或整體置零法實現(xiàn)53進制。進制。（53)D（110101)B利用整體置數(shù)法由利用整體置數(shù)法由74LS161構(gòu)成構(gòu)成53進制加法計數(shù)器如圖進制加法計數(shù)器如圖6.3.34所示。所示。第第6章章 時序邏輯電路時序邏輯電路第第6章章 時序邏輯電路時序邏輯電路例例6.3.8 試用一片試用一片74LS290分別接成分別接成8421異步十

14、進制計數(shù)器、異步十進制計數(shù)器、5421異步十進制異步十進制計數(shù)器和異步六進制計數(shù)器。計數(shù)器和異步六進制計數(shù)器。解：解： (1) 8421異步十進制計數(shù)器：將異步十進制計數(shù)器：將CLK1和和Qo相接，計數(shù)脈沖由相接，計數(shù)脈沖由CLKo輸入，輸入，從由從由Q3Q2Q1Q0輸出，即為輸出，即為8421異步十進制計數(shù)器。異步十進制計數(shù)器。第第6章章 時序邏輯電路時序邏輯電路圖圖6.3.35就是其連接電路及狀態(tài)表。就是其連接電路及狀態(tài)表。第第6章章 時序邏輯電路時序邏輯電路(2) 5421碼異步十進制計數(shù)器：碼異步十進制計數(shù)器：將將Q3與與CLK0相接，計數(shù)脈沖由相接，計數(shù)脈沖由CLK1輸入，從輸入，從

15、Q0Q3Q2Q1輸出則輸出則為為5421碼十進制計數(shù)器，碼十進制計數(shù)器，第第6章章 時序邏輯電路時序邏輯電路其實現(xiàn)電路與狀態(tài)表如圖其實現(xiàn)電路與狀態(tài)表如圖6.3.36所示。所示。第第6章章 時序邏輯電路時序邏輯電路(3) 異步異步6進制計數(shù)器：進制計數(shù)器： 先將先將74LS290構(gòu)成構(gòu)成8421異步十進制計數(shù)器，再利用置零端和置九端構(gòu)成異步十進制計數(shù)器，再利用置零端和置九端構(gòu)成異步六進制計數(shù)器。其實現(xiàn)電路如圖異步六進制計數(shù)器。其實現(xiàn)電路如圖6.3.37所示。所示。第第6章章 時序邏輯電路時序邏輯電路四四 、移位寄存器型計數(shù)器、移位寄存器型計數(shù)器1.環(huán)形計數(shù)器環(huán)形計數(shù)器 電路如圖電路如圖6.3.3

16、8所示，將移位寄存器首尾相接，則在時鐘脈沖信號所示，將移位寄存器首尾相接，則在時鐘脈沖信號作用下，數(shù)據(jù)將循環(huán)右移。作用下，數(shù)據(jù)將循環(huán)右移。圖圖6.3.38第第6章章 時序邏輯電路時序邏輯電路設(shè)初態(tài)為設(shè)初態(tài)為1000,則其狀態(tài)轉(zhuǎn)換圖為則其狀態(tài)轉(zhuǎn)換圖為注：此電路有幾種無效循環(huán)，而且一旦脫離有效循環(huán)，注：此電路有幾種無效循環(huán)，而且一旦脫離有效循環(huán)，則不會自動進入到有效循環(huán)中，故此環(huán)形計數(shù)器不能自則不會自動進入到有效循環(huán)中，故此環(huán)形計數(shù)器不能自啟動，必須啟動，必須 將電路置到有效循環(huán)的某個狀態(tài)中。將電路置到有效循環(huán)的某個狀態(tài)中。 第第6章章 時序邏輯電路時序邏輯電路圖圖5.3.39 為能自啟動的環(huán)形計

17、數(shù)器的電路為能自啟動的環(huán)形計數(shù)器的電路,與圖與圖6.3.38所示電路相所示電路相比，加了一個反饋邏輯電路。比，加了一個反饋邏輯電路。231312120111210010QDQQDQQDQQQQDQnnnn其狀態(tài)方程為其狀態(tài)方程為第第6章章 時序邏輯電路時序邏輯電路則可畫出它的狀態(tài)轉(zhuǎn)換圖為則可畫出它的狀態(tài)轉(zhuǎn)換圖為231312120111210010QDQQDQQDQQQQDQnnnn有有效效循循環(huán)環(huán)1.環(huán)形計數(shù)器結(jié)構(gòu)簡單，不需另加譯碼電路；環(huán)形計數(shù)器結(jié)構(gòu)簡單，不需另加譯碼電路；2.環(huán)形計數(shù)環(huán)形計數(shù)器的缺點是沒有充分利用電路的狀態(tài)。器的缺點是沒有充分利用電路的狀態(tài)。n位移位寄存器組位移位寄存器組成

18、的環(huán)形計數(shù)器只用了成的環(huán)形計數(shù)器只用了n個狀態(tài)，而電路共有個狀態(tài)，而電路共有2n個狀態(tài)。個狀態(tài)。第第6章章 時序邏輯電路時序邏輯電路2. 扭環(huán)形計數(shù)器扭環(huán)形計數(shù)器 移位寄存器型計數(shù)器的結(jié)構(gòu)可表示為圖移位寄存器型計數(shù)器的結(jié)構(gòu)可表示為圖6.3.40所示的框圖形式。所示的框圖形式。其反饋電路的表達式為其反饋電路的表達式為),.,(1100nQQQFD環(huán)形計數(shù)器是反饋函數(shù)中最簡單的一種，其環(huán)形計數(shù)器是反饋函數(shù)中最簡單的一種，其D0=Qn1第第6章章 時序邏輯電路時序邏輯電路圖圖6.3.41為環(huán)扭形計數(shù)器（也叫約翰遜計數(shù)器），其為環(huán)扭形計數(shù)器（也叫約翰遜計數(shù)器），其D0=Q 3圖圖6.3.41其狀態(tài)轉(zhuǎn)換

19、圖為其狀態(tài)轉(zhuǎn)換圖為此電路此電路不能自啟動不能自啟動！第第6章章 時序邏輯電路時序邏輯電路為了實現(xiàn)自啟動，則將電路修改成圖為了實現(xiàn)自啟動，則將電路修改成圖6.3.42所示電路。所示電路。)(3210 QQQD其中第第6章章 時序邏輯電路時序邏輯電路其狀態(tài)轉(zhuǎn)其狀態(tài)轉(zhuǎn)換表為換表為a.n位移位寄存器構(gòu)成的扭環(huán)型計數(shù)器的有效循環(huán)狀態(tài)為位移位寄存器構(gòu)成的扭環(huán)型計數(shù)器的有效循環(huán)狀態(tài)為2n個，比個，比環(huán)形計數(shù)器提高了一倍環(huán)形計數(shù)器提高了一倍;b.在有效循環(huán)狀態(tài)中，每次轉(zhuǎn)換狀態(tài)只有一個觸發(fā)器改變狀態(tài)，這在有效循環(huán)狀態(tài)中，每次轉(zhuǎn)換狀態(tài)只有一個觸發(fā)器改變狀態(tài)，這樣在將電路狀態(tài)譯碼時不會出現(xiàn)競爭冒險現(xiàn)象樣在將電路狀態(tài)

20、譯碼時不會出現(xiàn)競爭冒險現(xiàn)象;c.雖然扭環(huán)型計數(shù)器的電路狀態(tài)的利用率有所提高，但仍有雖然扭環(huán)型計數(shù)器的電路狀態(tài)的利用率有所提高，但仍有2n2n 個狀態(tài)沒有利用。個狀態(tài)沒有利用。扭環(huán)型計數(shù)器的特點扭環(huán)型計數(shù)器的特點第第6章章 時序邏輯電路時序邏輯電路6.3.3* 順序脈沖發(fā)生器順序脈沖發(fā)生器 在一些數(shù)字系統(tǒng)中，有時需要系統(tǒng)按照事先規(guī)定的順序進行一系列在一些數(shù)字系統(tǒng)中，有時需要系統(tǒng)按照事先規(guī)定的順序進行一系列的操作，這就要求系統(tǒng)的控制部分能給出一組在時間上有一定先后順序的操作，這就要求系統(tǒng)的控制部分能給出一組在時間上有一定先后順序的脈沖信號，能產(chǎn)生這種信號的電路就是順序脈沖發(fā)生器。的脈沖信號，能產(chǎn)生

21、這種信號的電路就是順序脈沖發(fā)生器。1. 由移位寄存器構(gòu)成：由移位寄存器構(gòu)成： 可以由移位寄存器構(gòu)成環(huán)形計數(shù)器，它就是一個順序脈沖發(fā)生器?？梢杂梢莆患拇嫫鳂?gòu)成環(huán)形計數(shù)器，它就是一個順序脈沖發(fā)生器。電路和波形如圖電路和波形如圖6.3.43所示所示第第6章章 時序邏輯電路時序邏輯電路注：注：此電路的特點是結(jié)構(gòu)簡單，不需譯碼電路，缺點是所用觸發(fā)器的此電路的特點是結(jié)構(gòu)簡單，不需譯碼電路，缺點是所用觸發(fā)器的數(shù)目比較多，而且需采用自啟動反饋邏輯電路數(shù)目比較多，而且需采用自啟動反饋邏輯電路。第第6章章 時序邏輯電路時序邏輯電路2.由計數(shù)器和譯碼器構(gòu)成的順序脈沖發(fā)生器由計數(shù)器和譯碼器構(gòu)成的順序脈沖發(fā)生器 圖圖6.3.44為由為由74LS161構(gòu)成的構(gòu)成的8進制計數(shù)器和進制計數(shù)器和38譯碼器構(gòu)成的順序節(jié)拍譯碼器構(gòu)成的順序節(jié)拍脈沖發(fā)生器。脈沖發(fā)生器。圖圖6.3.44輸出波形如圖所示輸出波形如圖所示第第6章章 時序邏輯電路時序邏輯電路在數(shù)字信號的傳輸和數(shù)字系統(tǒng)的測試中，有時需要用到一組特定的串行數(shù)字在數(shù)字信號的傳輸和數(shù)字系統(tǒng)的測試中，有時需要用到一組特定的串行數(shù)字信號，這樣的信號稱為序列信號，產(chǎn)生序列信號的電路稱為序列信號發(fā)生器。信號，這樣的信號稱為序列信號，產(chǎn)生序列信號的電路稱為序列信號發(fā)生器。構(gòu)成序列信號發(fā)生器的方法很多，現(xiàn)介紹兩種：構(gòu)成序列信號發(fā)生器的方法很多，現(xiàn)介紹兩種：1.由計數(shù)器和數(shù)據(jù)選擇器