第三章組合邏輯電路

1、第三章第三章 組合邏輯電路組合邏輯電路3.1 概述概述3.2 組合邏輯電路的分析方法和設計方法組合邏輯電路的分析方法和設計方法3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路3.4 組合邏輯電路中的競爭組合邏輯電路中的競爭-冒險現(xiàn)象冒險現(xiàn)象3.1 概述概述一、一、組合邏輯電路特點組合邏輯電路特點數(shù)字電路按邏輯功可分為兩大類：數(shù)字電路按邏輯功可分為兩大類：1.組合邏輯電路組合邏輯電路(組合電路組合電路)2.時序邏輯電路時序邏輯電路(時序電路時序電路)組合邏輯電路：組合邏輯電路： 電路在任一時刻輸出僅取決于電路在任一時刻輸出僅取決于該時刻的輸入該時刻的輸入，而與，而與電路電路原來的狀態(tài)原來的狀

2、態(tài)無關。無關。特點：特點： (1) 輸出、輸入之間輸出、輸入之間沒有反饋延遲沒有反饋延遲電路；電路；(2) 不包含記憶性元件不包含記憶性元件( (觸發(fā)器觸發(fā)器) )，僅由，僅由門電路門電路構成。構成。a0a1an-1y0y1ym-1組合邏輯組合邏輯電路電路二、組合電路邏輯功能的描述二、組合電路邏輯功能的描述y0= f0(a0、a1、an - - 1)y1 = f1(a0、a1、an - - 1)ym-1 = fm-1(a0、a1、an - - 1)( ) ( )nnY tF a t真值表、卡諾圖、邏輯函數(shù)式、時間圖真值表、卡諾圖、邏輯函數(shù)式、時間圖( (波形圖波形圖) )a0a1an-1y0y

3、1ym-1組合邏輯組合邏輯電路電路三、組合電路分類三、組合電路分類1. 按邏輯功能不同：按邏輯功能不同： 加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和加法器、比較器、編碼器、譯碼器、數(shù)據(jù)選擇器和分配器、只讀存儲器分配器、只讀存儲器2. 按開關元件不同：按開關元件不同： CMOS TTL3. 按集成度不同：按集成度不同：SSI MSI LSI VLSI3.2 組合電路的分析方法和設計方法組合電路的分析方法和設計方法3.2.1 組合電路的分析方法組合電路的分析方法一、一、分析步驟分析步驟邏輯電路圖邏輯電路圖邏輯函數(shù)式邏輯函數(shù)式化簡化簡真值表真值表說明功能說明功能注意：寫注意：寫邏輯函數(shù)式時邏輯函數(shù)

4、式時從輸入到輸出逐級寫出。從輸入到輸出逐級寫出。邏輯電路圖邏輯電路圖功能功能分析分析設計設計1.由圖寫出邏輯函數(shù)式，并作適當化簡；由圖寫出邏輯函數(shù)式，并作適當化簡；2.由函數(shù)式列出真值表；由函數(shù)式列出真值表；3.根據(jù)真值表說明電路功能。根據(jù)真值表說明電路功能。二、分析舉例二、分析舉例 例例1 1 分析圖示電路的邏輯功能。分析圖示電路的邏輯功能。&BAYG1G2G3G4Y2Y1X解解：1.由邏輯圖逐級寫出邏輯函數(shù)式由邏輯圖逐級寫出邏輯函數(shù)式XAB1YAXA AB2YBXBABG1門門G2門門G3門門G4門門1 2YYYAAB BABABABBABABAY 12.由邏輯函數(shù)式列出真值表由邏

5、輯函數(shù)式列出真值表3. 功能說明功能說明 當輸入當輸入A、B不相同時，輸出為不相同時，輸出為“1”；否則，輸出為；否則，輸出為“0”。-“異或異或”門門真值表真值表A BY0 00 11 01 10110YABAB 例例3.2.1 分析圖示電路的邏輯功能。分析圖示電路的邏輯功能。解：解：1.寫出邏輯函數(shù)式寫出邏輯函數(shù)式 2YDC DBA1YDCB DCB DCA0YDC DBDCDBADCBDCBDCADC DB2. 列真值表列真值表3. 功能說明功能說明 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0

6、11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1111111111111111100000000000000000000000000000000D C B A Y2Y1Y0 當當DCBA表示的二進表示的二進制數(shù)小于或等于制數(shù)小于或等于5時時Yo為為1，這個二進制數(shù)大于這個二進制數(shù)大于5且小于且小于11時時Y1為為1，當這個二進制，當這個二進制數(shù)大于或等于數(shù)大于或等于11時時Y2為為1。 因此，這個邏輯電路因此，這個邏輯電路可以用來判別輸入的可以用來判別輸入的4位位二進制數(shù)數(shù)值的范圍。二進制數(shù)數(shù)值的范圍。3.1.2 組合電路的設計方法組合電路的設計方法組合電

7、路實現(xiàn)的途徑組合電路實現(xiàn)的途徑用小規(guī)模器件用小規(guī)模器件(SSI)實現(xiàn)實現(xiàn)用中規(guī)模器件用中規(guī)模器件(MSI)實現(xiàn)實現(xiàn)用大規(guī)模器件用大規(guī)模器件(LSI)實現(xiàn)實現(xiàn)一、設計步驟一、設計步驟邏輯抽象邏輯抽象寫函數(shù)式寫函數(shù)式化簡或變換化簡或變換畫邏輯圖畫邏輯圖1.邏輯抽象；邏輯抽象；(1) 設定變量設定變量-根據(jù)因果關系確定輸入、輸出變量；根據(jù)因果關系確定輸入、輸出變量；(2) 狀態(tài)賦值狀態(tài)賦值-用用 0 和和 1 表示變量的不同狀態(tài)；表示變量的不同狀態(tài)； (3) 根據(jù)功能要求列出真值表。根據(jù)功能要求列出真值表。2.由真值表寫出函數(shù)式；由真值表寫出函數(shù)式；根據(jù)根據(jù)設計要求設計要求或或元器件元器件給定情況給

8、定情況將函數(shù)式進行化簡或變換。將函數(shù)式進行化簡或變換。3.畫出邏輯圖。畫出邏輯圖。列真值表列真值表(1)設定變量：設定變量：二、設計舉例二、設計舉例 例例1 設計一個三人表決電路設計一個三人表決電路(3人中有人中有2人以上同意即獲通過人以上同意即獲通過)。解：解：輸入輸入 A、B、C ， 輸出輸出 Y(2)狀態(tài)賦值：狀態(tài)賦值：1.邏輯抽象邏輯抽象A、B、C不同意不同意-“0”同意同意-“1”Y通過通過-“1”不通過不通過- “0”(3)列真值表：列真值表：ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101112. 寫輸出函數(shù)式并化簡寫輸出函數(shù)式

9、并化簡ABCCABCBABCAY ABC010001111011110000YBC AC AB3. 畫邏輯圖畫邏輯圖(1)用與門和或門實現(xiàn)用與門和或門實現(xiàn)ABACBCY ABYC&ABBC1&AC&(2)用與非門實現(xiàn)用與非門實現(xiàn)化成最簡與非化成最簡與非-與非式與非式ABACBCY ABACBC 紅紅 黃黃 綠綠 例例3.2.2 設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。正常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，常情況下，紅、黃、綠燈只有一個亮，否則視為故障狀態(tài)，發(fā)出報警信號，提醒有關人員修理。發(fā)出報警信號，提醒有關

10、人員修理。正常狀態(tài)正常狀態(tài)故障狀態(tài)故障狀態(tài)1. 邏輯抽象邏輯抽象輸入變量：輸入變量：1 - 亮亮0 - 滅滅輸出變量：輸出變量：R（紅紅）A（黃黃）G（綠綠）1 - 有有0 - 無無Z（有無故障有無故障）解解：列真值表列真值表R A GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1100101112.寫出函數(shù)式并化簡寫出函數(shù)式并化簡RAG010001111011111 Z RAG RA RG AG真值表真值表R A GZ0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1100101113.畫邏輯圖畫邏輯圖&1&1

11、11RGAZ ZR AG RAG RAG RAG RAG3.3 若干常用的組合邏輯電路若干常用的組合邏輯電路3.3.1 編碼器編碼器（Encoder）Y1I1編編 碼碼 器器Y2YmI2In代代碼碼輸輸出出信信息息輸輸入入編編 碼碼 器器 框框 圖圖所謂所謂編碼編碼就是賦予選定的一系列二進制代碼以固定的含義。就是賦予選定的一系列二進制代碼以固定的含義。二進制編碼器二進制編碼器二二十進制編碼器十進制編碼器分類：分類：普通編碼器普通編碼器優(yōu)先編碼器優(yōu)先編碼器2nn104或或 編碼器的邏輯功能就是把輸入的每一個高、低電平信編碼器的邏輯功能就是把輸入的每一個高、低電平信號編成一個對應的號編成一個對應的

12、二進制代碼二進制代碼。一、普通編碼器一、普通編碼器輸輸入入輸輸出出 I0 I7 是一組互相排斥的輸入是一組互相排斥的輸入變量，任何時刻只能有一個端變量，任何時刻只能有一個端輸入有效信號。輸入有效信號。8線線-3線線編碼器編碼器I0I1I6I7Y2Y1Y0I2I4I5I30 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0

13、 0 真值表真值表 輸輸 入入 輸輸 出出 Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I0(以以3位二進制編碼器為例位二進制編碼器為例)3位二進制編碼器真值表位二進制編碼器真值表 Y2 Y1 Y01 1 1 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 輸輸 入入 輸輸 出出I7 I6 I5 I4 I

14、3 I2 I1 I0輸入輸入 輸輸 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I7簡化簡化函函數(shù)數(shù)式式Y2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I6 + I7Y0 = I1 + I3+ I5 + I7函數(shù)式函數(shù)式邏輯圖邏輯圖 用用或門或門實現(xiàn)實現(xiàn) 用用與非門與非門實現(xiàn)實現(xiàn)76542IIIIY 76321IIIIY 75310IIIIY 7654IIII 7632IIII 7531IIII Y2 Y1 Y0111I7 I6 I5 I4 I3I2 I1I0 &Y2 Y1 Y0

15、4567IIII23II01II優(yōu)先編碼：優(yōu)先編碼： 允許兩個以上的信號同時輸入，但只對允許兩個以上的信號同時輸入，但只對優(yōu)先權優(yōu)先權最高的最高的進行編碼。進行編碼。二、優(yōu)先編碼器二、優(yōu)先編碼器優(yōu)先順序：優(yōu)先順序：I7 I01. 3位二進制優(yōu)先編碼器設計位二進制優(yōu)先編碼器設計編碼表編碼表輸輸 入入輸輸 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0

16、1 0 0 0函數(shù)式函數(shù)式277 676 5765 4YII II I II I I I245345671IIIIIIIIY12463465670 IIIIIIIIIIY7654IIII(1)輸入輸出輸入輸出為原變量為原變量邏邏輯輯圖圖Y2Y1Y0111&1111111111117I6I5I4I3I2I1I0I1112Y1Y0YI7I6I5I4I3I2I1I0(2)輸入輸出輸入輸出為反變量為反變量-使能輸入端使能輸入端SSYEXY-選通輸出端選通輸出端-擴展端擴展端24567()YIIIIS124534567()YI I II I IIIS01246346567()YI I I II

17、I II IIS01234567SYI I I I I I I I S01234567()EXYIIIIIIII S 2.集成集成8線線-3線優(yōu)先編碼器線優(yōu)先編碼器74LS148優(yōu)先編碼器邏輯圖優(yōu)先編碼器邏輯圖74LS148功能表功能表 輸輸 入入 輸輸 出出 Y2 Y1 Y0 YS YEXS I7 I6 I5 I4 I3 I2 I1 I0 11 1 11 11 1 1 1 1 1 1 10 1 1 10 1000000001 0 01 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 0 0 0 00 0 10 1 0

18、0 1 11 0 01 0 11 1 01 1 11 01 01 01 01 01 01 01 0無編碼信無編碼信號輸入號輸入有編碼信有編碼信號輸入號輸入例例: 用兩片用兩片74LS148接成接成16-4線優(yōu)先編碼器。線優(yōu)先編碼器。3.擴展擴展最高位最高位由由YEX給給出出由于使用與非門，由于使用與非門，輸出變?yōu)樵a。輸出變?yōu)樵a。工工作作原原理理131(0)EXYZ片片2處于允許編碼狀態(tài)處于允許編碼狀態(tài)120SSY815AA中任一輸入端為中任一輸入端為0 0時時130(1)EXYZ片片2處于禁止編碼狀態(tài)處于禁止編碼狀態(tài)121SSY815AA全為全為1 1時時( (沒有編碼輸入信號沒有編碼輸入

19、信號) )用用 4 位二進制代碼對位二進制代碼對 0 9 十個信號進行編碼的電路十個信號進行編碼的電路(1) 8421 BCD 編碼器編碼器(2) 8421 BCD 優(yōu)先編碼器優(yōu)先編碼器(3) 集成集成 10線線 -4線線優(yōu)先編碼器優(yōu)先編碼器（74147 74LS147）4.二二- -十進制編碼器十進制編碼器二二-十進制十進制編碼器編碼器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y33.3.2 譯碼器譯碼器（Decoder）譯碼：編碼的逆過程，將輸入的二值代碼轉(zhuǎn)換成對應的譯碼：編碼的逆過程，將輸入的二值代碼轉(zhuǎn)換成對應的高、低電平信號。高、低電平信號。一、二進制譯碼器一、二進制譯碼器

20、(Binary Decoder) 輸入輸入 n 位二位二進制代碼進制代碼如：如：2 線線 - 4 線譯碼器線譯碼器 3 線線 - 8 線譯碼器線譯碼器 4 線線 - 16 線譯碼器線譯碼器A0Y0A1An-1Y1Ym-1二進制二進制譯碼器譯碼器輸出輸出 m 個個信號信號 m = 2n1. 3位二進制譯碼器位二進制譯碼器 ( 3線線 8線線)真值表真值表函數(shù)式函數(shù)式A0Y0A1A2Y1Y73 位位二進制二進制譯碼器譯碼器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0

21、 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100120mAAAY10121mAAAY20122mAAAY30123mAAAY40124mAAAY50125mAAAY60126mAAAY70127mAAAY(1)用二極管與門陣列構成用二極管與門陣列構成邏輯圖邏輯圖(2)用與非門組成用與非門組成000-輸出低電平有效輸出低電平有效工作原理：工作原理：11111101&Y7&Y6&Y5&Y4&Y3&a

22、mp;Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011011011111111011111112. 集成集成3線線-8線譯碼器線譯碼器 - 74LS1380 0 1 11 11 11 11 11 11 11 1 1 1 1 11 11 11 11 11 11 11 11 10 00 00 00 00 01 11 11 11 11 11 11 11 10 00 00 01 11 10 01 11 11 11 11 11 11 10 00 01 10 0

23、1 11 10 01 11 11 11 11 11 10 00 01 11 11 11 11 10 01 11 11 11 11 10 01 10 00 01 11 11 11 10 01 11 11 11 10 01 10 01 11 11 11 11 11 10 01 11 11 10 01 11 10 01 11 11 11 11 11 10 01 11 10 01 11 11 11 11 11 11 11 11 11 10 0輸出輸出輸入輸入0A0Y7Y6Y5Y4Y3Y2Y1Y1S23SS2A1A74LS138功能表功能表321 SSS、輸入選通控制端輸入選通控制端1S 0321 SS

24、或或芯片禁止工作芯片禁止工作0 1321 SSS且且芯片正常工作芯片正常工作74LS138(2)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S1 S2 S3 Y7 74LS138(1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S1 S2 S3 Y7 +5V3. 二進制譯碼器的級聯(lián)二進制譯碼器的級聯(lián)兩片兩片3線線-8線線4線線-16線線Z0Z7Z8Z15D0 D1 D2 D3 0工作工作禁止禁止有輸出有輸出無輸出無輸出 1禁止禁止工作工作無輸出無輸出有輸出有輸出0 78 15二、二二、二-十進制譯碼器十進制譯碼器將將 BCD 碼翻譯成對應的碼翻譯成對應的十個十個

25、輸出信號輸出信號410譯碼器A2A3A1A0Y0Y1Y3Y2Y4Y5Y6Y7Y8Y9BCD輸入輸出7442/74LS42邏輯圖邏輯圖&Y0Y7Y6Y5Y4Y3Y2Y1Y8Y9&11111111A1A2A3A0邏輯函數(shù)式邏輯函數(shù)式01230AAAAY 01231AAAAY 01232AAAAY 01233AAAAY 01234AAAAY 01235AAAAY 01236AAAAY 01237AAAAY 01238AAAAY 01239AAAAY 7442/74LS42的真值表的真值表三、顯示譯碼器三、顯示譯碼器1. 七段字符顯示器七段字符顯示器發(fā)光二極管發(fā)光二極管半導體顯示器半導

26、體顯示器(LED)1234510 987612345109876abcdefgabcD.Pfged半導體數(shù)碼管半導體數(shù)碼管BS201A外形圖外形圖液晶顯示器液晶顯示器 (LCD)abcdefg每字段是每字段是一只發(fā)光二極管一只發(fā)光二極管數(shù)碼管有共陰極和共陽極之分，如圖所示：數(shù)碼管有共陰極和共陽極之分，如圖所示： D.Pa b c d efg共陰極共陰極+5Vga b c d e f共陽極共陽極D.P2.BCD-七段顯示譯碼器七段顯示譯碼器 七段顯示譯碼器的功能是把七段顯示譯碼器的功能是把8421BCD代碼譯成數(shù)碼管所代碼譯成數(shù)碼管所需的驅(qū)動信號，從而顯示出相應的十進制數(shù)碼。需的驅(qū)動信號，從而顯

27、示出相應的十進制數(shù)碼。 視數(shù)碼管共陰和共陽的情況，顯示譯碼器的輸出信號也視數(shù)碼管共陰和共陽的情況，顯示譯碼器的輸出信號也有所區(qū)別。有所區(qū)別。輸 入 輸 出A2A1 A0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 a b c d e f g 1 1 1 1 1 1 0 00 1 1 0 0 0 0 11 1 0 1 1 0 1 21 1 1 1 0 0 1 30 1 1 0 0 1 1 41 0 1 1 0 1 1 51 0 1 1 1 1 1 61 1 1 0 0 0 0 7A3 1 0 0 0 1 1 1

28、1 1 1 1 8 1 0 0 1 1 1 1 1 0 1 1 9顯 示數(shù) 碼共陰極七段譯器的真值表共陰極七段譯器的真值表abcdefgabcdefbcabdegabcdgbcfgacdfgacdefgabcabcdefgabcdfgD.Pa b c d efg共陰極共陰極YaRBIBI/ RBOLT7448A3A2A1A0YbYcYdYeYfYgVCCGND-燈測試輸入燈測試輸入-滅零輸入滅零輸入-滅燈輸入滅燈輸入/滅零輸出滅零輸出7448七段譯碼器七段譯碼器LTRBI/BI RBO0LT若顯示顯示80RBI若將多余的將多余的0熄滅熄滅/0BI RBO若七段數(shù)碼管全都不亮七段數(shù)碼管全都不亮7

29、448七段譯碼器功能表七段譯碼器功能表示A3A2A1A001234567891 1 1 1 1 1 0 0 1 1 1 1 1 11 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 11 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 1 0 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11111111111111111111110123456789滅00 0 0 0 0 0 00 0 0 0101滅0全滅

30、0 0 0 0 0 0 00滅燈81 1 1 1 1 1 110試燈顯輸 出入輸功能和十進制數(shù)abcdefgY Y Y Y Y Y YLT RBI/BI RBO七段顯示譯碼器與數(shù)碼管的聯(lián)接七段顯示譯碼器與數(shù)碼管的聯(lián)接有滅有滅0控制的控制的8位數(shù)碼顯示系統(tǒng)位數(shù)碼顯示系統(tǒng)四、用譯碼器實現(xiàn)組合邏輯電路四、用譯碼器實現(xiàn)組合邏輯電路1. 基本原理基本原理二進制譯碼器的輸出端提供了其輸入變量的全部最小項。二進制譯碼器的輸出端提供了其輸入變量的全部最小項。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一個函數(shù)都可以任何一個函數(shù)都可以寫成最小項之和的形式寫成

31、最小項之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S1 S2 S3 Y7 因此，加上必要的門電路，可以用譯碼器實現(xiàn)任何邏輯函數(shù)。因此，加上必要的門電路，可以用譯碼器實現(xiàn)任何邏輯函數(shù)。2. 基本步驟基本步驟(1) 選擇集成二進制譯碼器；選擇集成二進制譯碼器；(2) 寫函數(shù)的標準與非寫函數(shù)的標準與非-與非式；與非式；(3) 確認變量和輸入關系；確認變量和輸入關系；(4) 畫連線圖。畫連線圖。例例3.3.3 試利用試利用3線線-8線譯碼器線譯碼器74LS138設計一個多輸出邏設計一個多輸出邏輯電路，輸出的邏輯函數(shù)為：輯電路，輸出的邏輯函數(shù)為：CBABCACAZ

32、1CBABCZ23ZAB AB CABCCBCBAZ4解：解： (1)將將Z1Z4化為最小項之和的形式：化為最小項之和的形式：13456ZABCABCABCABCmmmm2137ZABCABCABCmmm3235ZABCABCABCmmm40247ZABCABCABCABCmmmm134563456Zmmmmm m m m2137137Zmmmm m m3235235Zmmmmmm402470247Zmmmmm m m m(2)化成與非化成與非-與非式：與非式：(3)設設A2= A 、A1= B、A0 = C則則 13456ZY Y Y Y2137ZY Y Y3235ZY Y Y40247ZY

33、 Y Y Y(4)畫畫圖圖 試用試用一片一片74LS138實現(xiàn)實現(xiàn)。1247Smmmm例例2 已知已知1位全加器的邏輯表達式為：位全加器的邏輯表達式為： S A B CIABCIABCIABCIABCI、 、CO A BCIABACIBCI、 、1247Sm m m m1 1ABCI74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S1 S2 S3 Y7 & CO S解：解：(1)化成標準與或式化成標準與或式(2)化成與非化成與非-與非式與非式(3)設設A2=A、A1=B、A0=CI (4)畫圖畫圖3567mmmm3567COmmmm COABCIABCIABC

34、IABCI3.3.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 ( Data Selector )數(shù)數(shù)據(jù)據(jù)傳傳輸輸方方式式0110發(fā)送發(fā)送0110并行傳送并行傳送0110串行傳送串行傳送并并- -串轉(zhuǎn)換：串轉(zhuǎn)換：數(shù)據(jù)選擇器數(shù)據(jù)選擇器串串- -并轉(zhuǎn)換：并轉(zhuǎn)換：數(shù)據(jù)分配器數(shù)據(jù)分配器接收接收0110 能夠從一組輸入數(shù)據(jù)中選出某一個輸出的電能夠從一組輸入數(shù)據(jù)中選出某一個輸出的電路，也稱為路，也稱為多路選擇器多路選擇器、多路開關多路開關。一、工作原理一、工作原理輸輸入入數(shù)數(shù)據(jù)據(jù)輸輸出出數(shù)數(shù)據(jù)據(jù)選擇控制信號選擇控制信號A0Y4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器D0D3D1D2A10 0 0 1 1 0 1 1 D0D1D2D34選選

35、1數(shù)據(jù)選擇器原理圖數(shù)據(jù)選擇器原理圖數(shù)據(jù)選擇器：數(shù)據(jù)選擇器：010110210310()YD A AD A AD A AD A A S0 0 0 1 1 0 1 1 = D0= D1= D2= D3分析下列電路的功能分析下列電路的功能函數(shù)式：函數(shù)式：功能：功能：4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CMOS集成電路中常用傳輸門組成數(shù)據(jù)選擇器，如集成電路中常用傳輸門組成數(shù)據(jù)選擇器，如CC14539。-雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器(74LS153)1&11YA11A0D0D1D2D31S0S 時二、擴展二、擴展A2 D0 1Y1CC14539D10D13D12Y1D20D21D23D22Y2D11

36、S1S2A0 A1 A0 A1 D1 D2 D3 D4 D5 D6 D7 試用一片雙試用一片雙4選選1數(shù)選器數(shù)選器CC14539組成一個組成一個8選選1數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。012701210120AAADAAADAAADY 三三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路1.1.基本原理基本原理 數(shù)據(jù)數(shù)據(jù)選擇器輸出為標準與或式，含地址變量的全部選擇器輸出為標準與或式，含地址變量的全部最小項。最小項。013012011010AADAADAADAADY 4 選選 18 選選 1S=1時：時： 而任何組合邏輯函數(shù)都可以表示成為最小項之和的形而任何組合邏輯函數(shù)都可以表示成為最小項之

37、和的形式，故可用數(shù)據(jù)選擇器實現(xiàn)。式，故可用數(shù)據(jù)選擇器實現(xiàn)。02101210221032104210521062107210YD A A AD A A AD A A AD A A AD A A AD A A AD A A AD A A A2. 步驟步驟(1) 寫出函數(shù)的寫出函數(shù)的標準與或式標準與或式和數(shù)據(jù)選擇器和數(shù)據(jù)選擇器表達式表達式；(2) 對照比較對照比較確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系；(3) 畫連線圖。畫連線圖。例例1：試用：試用4選選1數(shù)據(jù)選擇器實現(xiàn)例數(shù)據(jù)選擇器實現(xiàn)例3.2.2的交通燈信號監(jiān)視電路。的交通燈信號監(jiān)視電路。 ZR A GRAGRAGRAGRAG

38、解：解：S =1時時 4選選1013012011010AADAADAADAADY ( )()(1)ZR A GR AGR AGAG 令令A1 =A，A0=G則：則：0DR12DDR31D 輸入變量可能是變量輸入變量可能是變量(原變量或反變量原變量或反變量)，也，也可能是常量可能是常量(0或或1)。(1)標準與或式標準與或式(2)確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系(3) 畫連線圖畫連線圖013012011010AADAADAADAADY ZR AG RAG RAG RAG RAG如果令如果令 A1=R, A0=A比較對照：比較對照：0DG12DDG31D 74LS153

39、12D0D1D2D3A1A0YS AGZ1 R 1思考：思考：( )()() 1G RAG RAG RARA 則：則：RAG例例2：分別分別用用74LS153(4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器)和和74LS152(8選選1)實現(xiàn)實現(xiàn)函數(shù)函數(shù)F=AB+BC+AC。解：解：標準與或式標準與或式ABCCABCBABCAF 數(shù)據(jù)選擇器數(shù)據(jù)選擇器013012011010AADAADAADAADY 確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系令令 A1 = A, A0 = B01 BAABCBACBAF則則 D0 = 0 D1 =D2 = C D3 = 1ABDBADBADBADY3210 F

40、A B1C 畫連線圖畫連線圖Y1/2 74LS153D3D2D1D0A1A0S(1)(1)用用4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器來設計來設計 (2)用用8選選1數(shù)據(jù)選擇器來實現(xiàn)數(shù)據(jù)選擇器來實現(xiàn)標準與或式標準與或式FABCABCABCABC02101210221032104210521062107210YD A A AD A A AD A A AD A A AD A A AD A A AD A A AD A A A8選選1：令令A2=A, A1=B, A0=C D3=D5=D6=D7=1 D0=D1=D2=D4=0 0001011()()()()()()(1)()ABCABCABCABCABCABCA

41、BCABCVCC 地地1324567816 15 14 13 12 11 10 974LS152D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S74LS152D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 YSABCF01畫連線圖畫連線圖確定輸入變量和地址碼的對應關系確定輸入變量和地址碼的對應關系(1)用具有用具有n 位地址輸入的數(shù)據(jù)選擇器可以設計任何形式輸位地址輸入的數(shù)據(jù)選擇器可以設計任何形式輸入變量入變量不大于不大于n+1的邏輯函數(shù)。的邏輯函數(shù)。(2)設計時可以采用函數(shù)式比較法，控制端作為輸入端，數(shù)設計時可以采用函數(shù)式比較法，控制端作為輸入端，

42、數(shù)據(jù)輸入端可以綜合為一個輸入端。據(jù)輸入端可以綜合為一個輸入端?？偨Y總結3.3.4 加法器加法器功能：實現(xiàn)二進制數(shù)的加法運算功能：實現(xiàn)二進制數(shù)的加法運算一、一、1 1位加法器位加法器1. 半加器半加器（Half Adder）兩個兩個 1 位二進制數(shù)相加不考慮低位進位。位二進制數(shù)相加不考慮低位進位。A+B = S (和和) CO (進位進位)0 00 11 01 10 01 01 00 1SABABCOAB真真值值表表函數(shù)式函數(shù)式BA 1 0 1 11 1 1 0+100101111高位進位高位進位0-低位進位低位進位- S A B S CO邏邏輯輯圖圖曾曾用用符符號號國國標標符符號號S&

43、AB=1COCOSABCOHASABCOSABABCOAB函函數(shù)數(shù)式式BA 2. 全加器全加器（Full Adder）兩個兩個 1 位二進制數(shù)相加，位二進制數(shù)相加，考慮低位進位考慮低位進位。 A+ B+ CI ( 低位進位低位進位 ) = S ( 和和 ) CO ( 向高位進位向高位進位 )真值表真值表 SABCIABCIABCIABCICOABCIABCIABCIABCI標準標準與或式與或式0 01 01 00 11 00 10 11 1A B CI0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SCOA B CI S CO卡諾圖卡諾圖ABC0100 01 1

44、1 101111S0110ABC0100111111CO圈圈 “ 0 ” SABCIABCIABCIABCICOABACIBCI SABCIABCIABCIABCICOABACIBCI最簡與或式最簡與或式圈圈 “ 1 ”邏輯圖邏輯圖(a) 用用與門、或門與門、或門和和非門非門實現(xiàn)實現(xiàn)曾用符號曾用符號國標符號國標符號COCISA B CICOFASA B CICO&1111ASCOBCI1(b) 用用與或非門與或非門和和非門非門實現(xiàn)實現(xiàn)&1&1111COSABCI SABCIABCIABCIABCICOABACIBCI3. 集成全加器集成全加器TTL：74LS183CMO

45、S：C661雙全加器雙全加器1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2A 2B 2CI 1CO1S2S 1CI 2CO 1A1BVSS 地地VCC 2A 2B 2CI 2CO2SVCC 2A 2B 2CI 2CO1A1B1CI 1F GND1A 1B 1CI1S1CO1CO 2F二、多位加法器二、多位加法器1. 4 位串行進位加法器位串行進位加法器特點：特點：電路簡單，連接方便。電路簡單，連接方便。速度低速度低 = 4 tpdtpd- 1位全加器的平均傳輸延遲時間位全加器的平均傳輸延遲時間 01230123BBBBBAAAAA C1S1B1A1COS SCIC2S

46、2B2A2COS SCICOS3B3A3COS SCIC0S0B0A0COS SCICI2. 超前進位加法器超前進位加法器 作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。作加法運算時，總進位信號由輸入二進制數(shù)直接產(chǎn)生。00000()()COA BAB CI111110()()()COABABCO11110000()()ABABA BAB CI特點特點優(yōu)點：速度快優(yōu)點：速度快缺點：電路比較復雜缺點：電路比較復雜1()() ().iiiiiiCOABABCO-00000()()COA BAB CI111110000()()()COABABA BAB CI超前進位電路超前進位電路 S3 S2 S1

47、 S0COA3B3A2B2A1B1A0B0CICICICICI(CO)0(CO) 1(CO)2集成芯片集成芯片CMOS：CC4008TTL： 74283 74LS283三、用加法器設計組合電路三、用加法器設計組合電路-用在加（減）某一常數(shù)的場合用在加（減）某一常數(shù)的場合例：將例：將8421-BCD碼轉(zhuǎn)換為余碼轉(zhuǎn)換為余3碼。碼。8421 碼碼0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1余余 3 碼碼0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0

48、 1 01 0 1 11 1 0 0D C B AY3Y2Y1Y032 1 00011YY YYDCBA解：解：通過分析可知：只要在通過分析可知：只要在8421碼上碼上加常數(shù)加常數(shù)3即可。即可。A3A2A1A0B3B1B0B2CICOS3S2S1S0Y3Y2Y1Y0DCBA01輸入輸入8421碼碼輸出余輸出余3碼碼3.3.5 數(shù)值比較器數(shù)值比較器一、一、1 位數(shù)值比較器位數(shù)值比較器0 00 11 01 10 1 00 0 11 0 00 1 0真值表真值表A BY( A B ) Y( A =B ) Y( A B )Y( A = B )Y( A B ) 1位位比較器比較器AB功能：比較兩個二進制數(shù)的大小。功能：比較兩個二進制數(shù)的大小。函數(shù)式函數(shù)式()A BYAB()A BYABAB