計(jì)算機(jī)組成與結(jié)構(gòu)課后答案6-7章習(xí)題.

1、1、如圖1表示使用快表（頁表）的虛實(shí)地址轉(zhuǎn)換條件，快表存放在相聯(lián)存貯器中，其中容量為8個(gè)存貯單元。問：（1） 當(dāng)CPU 按虛擬地址1去訪問主存時(shí)，主存的實(shí)地址碼是多少？（2） 當(dāng)CPU 按虛擬地址2去訪問主存時(shí)，主存的實(shí)地址碼是多少？（3） 當(dāng)CPU 按虛擬地址3去訪問主存時(shí)，主存的實(shí)地址碼是多少？ 頁號該頁在主存中的起始地址虛擬地址 頁號 頁內(nèi)地址332576415530 42000 38000 96000 60000 40000 80000 50000 70000 1 2 3 15 0324 7 0128 48 0516 圖1解：(1)用虛擬地址為1的頁號15作為快表檢索項(xiàng)，查得頁號為15

2、的頁在主存中的起始地址為80000，故將80000與虛擬地址中的頁內(nèi)地址碼0324相加，求得主存實(shí)地址碼為80324。 (2)主存實(shí)地址碼 = 96000 + 0128 = 96128(3)虛擬地址3的頁號為48，當(dāng)用48作檢索項(xiàng)在快表中檢索時(shí)，沒有檢索到頁號為48的頁面，此時(shí)操作系統(tǒng)暫停用戶作業(yè)程序的執(zhí)行，轉(zhuǎn)去執(zhí)行查頁表程序。如該頁面在主存中，則將該頁號及該頁在主存中的起始地址寫入主存；如該頁面不存在，則操作系統(tǒng)要將該頁面從外存調(diào)入主存，然后將頁號及其在主存中的起始地址寫入快表。2、假設(shè)某計(jì)算機(jī)的運(yùn)算器框圖如圖2所示，其中ALU為16位的加法器，SA 、SB為16位暫存器，4個(gè)通用寄存器由D

3、觸發(fā)器組成，Q端輸出， 其讀寫控制如下表所示： 讀控制 寫控制 R0 RA0RA1選擇 W WA0WA1選擇 1 1 1 1 0 0 0 1 1 x 0 1 0 1 x R0 R1 R2 R3 不讀出 1 1 1 1 0 0 0 1 1 x 0 1 0 1 xR0R1R2R3不寫入 要求：（1）設(shè)計(jì)微指令格式。 （2）畫出ADD，SUB兩條指令微程序流程圖。 圖 2解：(1)微命令字段共12位，微指令格式如下：1 2 1 2 1 1 1 1 1 1RRA0RA1wWA0WA1LDSALDSBSB-ALUSB-ALUCLRP字段下址字段各字段意義如下：R 通用寄存器讀命令W通用寄存器寫命令.RA

4、0RA1讀R0R3的選擇控制。WA0WA1寫R0R3的選擇控制。LDSA打入SA的控制信號。LDSB打入SB的控制信號。SB-ALU打開非反向三態(tài)門的控制信號。SB-ALU打開反向三態(tài)門的控制信號，并使加法器最低位加1。CLR暫存器SB清零信號。 一段微程序結(jié)束，轉(zhuǎn)入取機(jī)器指令的控制信號。（2）ADD、SUB兩條指令的微程序流程圖見圖B2.3所示。3、圖B3.1所示的處理機(jī)邏輯框圖中，有兩條獨(dú)立的總線和兩個(gè)獨(dú)立的存貯器。已知指令存貯器IM最大容量為16384字（字長18位），數(shù)據(jù)存貯器DM最大容量是65536字（字長16位）。各寄存器均有“打入”（Rin）和“送出”（Rout）控制命令，但圖中

5、未標(biāo)出。 圖B3.1設(shè)處理機(jī)指令格式為： 17 10 9 0 OP X加法指令可寫為“ADD X（R1）”。其功能是（AC0） + （Ri） + X）AC1，其中（Ri）+ X）部分通過尋址方式指向數(shù)據(jù)存貯器，現(xiàn)取Ri為R1。試畫出ADD指令從取指令開始到執(zhí)行結(jié)束的操作序列圖，寫明基本操作步驟和相應(yīng)的微操作控制信號。解：加法指令“ADD X（Ri）”是一條隱含指令，其中一個(gè)操作數(shù)來自AC0，另一個(gè)操作數(shù)在數(shù)據(jù)存貯器中，地址由通用寄存器的內(nèi)容（Ri）加上指令格式中的X量值決定，可認(rèn)為這是一種變址尋址。因此，指令周期的操作流程圖如圖B3.4，相應(yīng)的微操作控制信號列在框圖外。 圖B3.4以知cach

6、e 命中率 H=0.98，主存比cache 慢4倍，以知主存存取周期為200ns，求cache/主存的效率和平均訪問時(shí)間。解： R=Tm/Tc=4；Tc=Tm/4=50ns E=1/R+（1-R）H=1/4+（1-4）0.98=0.94 Ta=Tc/E=Tc4-30.98= 501.06=53ns。4、某計(jì)算機(jī)有8條微指令I(lǐng)1I8，每條微指令所包含的微命令控制信號見下表所示，aj 分別對應(yīng)10種不同性質(zhì)的微命令信號。假設(shè)一條微指令的控制字段僅限8位，請安排微指令的控制字段格式。解：為了壓縮指令字的長度，必須設(shè)法把一個(gè)微指令周期中的互斥性微命令信號組合在一個(gè)小組中，進(jìn)行分組譯碼。經(jīng)分析，（e ,

7、f ,h）和（b, i, j）可分別組成兩個(gè)小組或兩個(gè)字段，然后進(jìn)行譯碼，可得六個(gè)微命令信號，剩下的a, c, d, g 四個(gè)微命令信號可進(jìn)行直接控制，其整個(gè)控制字段組成如下： 01 e 01 b 直接控制 10 f 10i a c d g 11 h 11j 4位 2位 2位 5、CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為3800次，主存完成存取的次數(shù)為200次，已知cache存取周期為50ns,主存為250ns,求cache / 主存系統(tǒng)的效率和平均訪問時(shí)間。解 ：命中率 H = Ne / （NC + Nm） = 3800 / (3800 + 200) = 0.95主存慢于cache的

8、倍率 ：r = tm / tc = 250ns / 50ns = 5訪問效率 ：e = 1 / r + (1 r)H = 1 / 5 + (1 5)0.95 = 83.3%平均訪問時(shí)間 ：ta = tc / e = 50ns / 0.833 = 60ns6、運(yùn)算器結(jié)構(gòu)如圖B5.2所示，R1 ，R2，R3 是三個(gè)寄存器，A和B是兩個(gè)三選一的多路開關(guān)，通路的選擇由AS0 ,AS1 和BS0 ，BS1端控制，例如BS0BS1 = 11時(shí)，選擇R3 ，BS0BS1 = 01時(shí)，選擇R1，ALU是算術(shù) / 邏輯單元。S1S2為它的兩個(gè)操作控制端。其功能如下： S1S2 = 00時(shí)，ALU輸出 = A S

9、1S2 = 01時(shí)，ALU輸出 = A + B S1S2 = 10時(shí)，ALU輸出 = A B S1S2 = 11時(shí)，ALU輸出 = AB 請?jiān)O(shè)計(jì)控制運(yùn)算器通路的微指令格式。 圖B5.2解： 采用水平微指令格式，且直接控制方式，順序控制字段假設(shè)4位，其中一位判別測試位：AS0 AS1 S1 S2 BS0 BS1 LDR1，LDR2 ，LDR3 P AR1，AR2，AR3 2位 2位 2位 3位 1位 3位 直接控制 順序控制 當(dāng)P = 0時(shí)，直接用AR1AR3形成下一個(gè)微地址。當(dāng)P = 1時(shí)，對AR3進(jìn)行修改后形成下一個(gè)微地址。7、某計(jì)算機(jī)有如下部件：ALU，移位器，主存M，主存數(shù)據(jù)寄存器MDR

10、，主存地址寄存器MAR，指令寄存器IR，通用寄存器R0R3 ，暫存器C和D。（1） 請將各邏輯部件組成一個(gè)數(shù)據(jù)通路，并標(biāo)明數(shù)據(jù)流向。（2） 畫出“ADD R1，（R2）”指令的指令周期流程圖，指令功能是 （R1）+（R2）R1。 MDR 移位器 R0 IR R1 PC M R2 C ALU MAR R3 D 圖B6.2解：（1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路： 移位器 MDR R0 IR R1 PC M R2 C ALU +1 MAR R3 D 圖 B 6.4（PC） MAR（2）此指令為RS型指令，一個(gè)操作數(shù)在R1中，另一個(gè)操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。 送當(dāng)前指令地

11、址到MAR MMDRIR，（PC）+ 1 取當(dāng)前指令到IR， PC + 1，為取下條指令做好準(zhǔn)備譯碼 （R1）C 取R1操作數(shù)C暫存器。（R2）MAR R2中的內(nèi)容是內(nèi)存地址MMDRD 從內(nèi)存取出數(shù)D暫存器（C）+（D）R1 暫存器C和D中的數(shù)相加后送R1 圖 B 6.5 8、某程序?qū)撁嬉蟮男蛄袨?，1，3，4，3，2，0，2，1，3，2,設(shè)主存容量為3個(gè)頁面，求FIFO和LRU替換算法時(shí)各自的命中率(假設(shè)開始時(shí)主存為空)。要求給出過程。答：FIFO和LRU替換算法的命中率各占4分頁面請求01343202132FIFO000113442011133422013344200132命中LRU0

12、00114330211134320213343202132命中FIFO替換算法的命中率=2/11=18.2%LRU替換算法的命中率=3/11=27.3%9、CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為5000次，主存完成存取的次數(shù)為200次。已知cache存取周期為40ns，主存存取周期為160ns。求：（1）Cache 命中率H。（2）Cache/主存系統(tǒng)的訪問效率e。（3）平均訪問時(shí)間Ta。解： 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96 主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4訪問效率：（）+

13、（）. 平均訪問時(shí)間 .n10、已知某系統(tǒng)采用頁式虛擬存儲器方案, 某程序中一條指令的虛地址是:000001111111100000, 該程序的頁表起始地址是0011, 頁面大小是1K, 頁表中有關(guān)單元最后4位是實(shí)頁號。求: 某指令地址（虛地址）變換后的主存實(shí)地址。頁表地址007H300H307H裝入位實(shí)頁號100011001111100解: 虛地址虛頁號+頁內(nèi)地址，且頁面大小1KB210虛頁號 00000111頁表索引地址頁表起始地址+虛頁號001100000111307H查頁表得實(shí)頁號為1100主存實(shí)地址是頁表地址007H300H307H11001111100000。裝入位實(shí)頁號10001

14、100111110011、圖（a）是某SRAM的寫入時(shí)序，其中R / W 是讀 、寫命令控制線，當(dāng)R / W 線為低電平時(shí)，存貯器按給定地址把數(shù)據(jù)線上的數(shù)據(jù)寫入存貯器。請指出圖中時(shí)序的錯(cuò)誤，并畫出正確的寫入時(shí)序。 解：寫入存儲器時(shí)時(shí)序信號必須同步。通常，當(dāng)R / W 線加負(fù)脈沖時(shí)，地址線和數(shù)據(jù)線的電平必須是穩(wěn)定的。當(dāng)R / W 線 一達(dá)到邏輯0電平時(shí)，數(shù)據(jù)立即被存儲。因此，當(dāng)R / W 線 處于低狀態(tài)時(shí)，如果數(shù)據(jù)線改變數(shù)值，那么存儲器將存儲新的數(shù)據(jù)。同樣，當(dāng)R / W 線處于低狀態(tài)時(shí)，地址發(fā)生了變化，那么同樣的數(shù)據(jù)將存儲到新的地址（或）。正確的寫入時(shí)序圖如圖（b）所示：（圖占6分，根據(jù)情況酌情

15、加減分） 圖（b）12、某機(jī)運(yùn)算器框圖如圖B7.1所示，其中ALU由通用函數(shù)發(fā)生器組成，M1M3為多路開關(guān)，采用微程序控制，若用微指令對該運(yùn)算器要求的所有控制信號進(jìn)行微指令編碼的格式設(shè)計(jì)，列出各控制字段的編碼表。圖B7.1解：當(dāng)24個(gè)控制信號全部用微指令產(chǎn)生時(shí)，可采用字段譯碼法進(jìn)行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可）。 3位 3位 5位 4位 3位 2位 X 目的操作數(shù) 源操作數(shù) 運(yùn)算操作 移動操作 直接控制 判別 下址字段編碼表如下：目的操作數(shù)字段源操作數(shù)字段運(yùn)算操作字段移位門字段直接控制字段001 a, LDR0010 b,

16、 LDR1011 c, LDR2100 d, LDR3001 e010 f011 g100 hMS0S1S2S3L, R, S, Ni, j, +113、如圖B8.1表示用快表（頁表）的虛實(shí)地址轉(zhuǎn)換條件，快表放在相聯(lián)存貯 器中，其容量為8個(gè)存貯單元，問： （1）當(dāng)CPU按虛地址1去訪問主存時(shí)主存的實(shí)地址碼是多少？ （2）當(dāng)CPU按虛地址2去訪問主存時(shí)主存的實(shí)地址碼是多少？（3）當(dāng)CPU按虛地址3去訪問主存時(shí)主存的實(shí)地址碼是多少？ 頁號該頁在主存中的起始地址虛擬地址 頁號 頁內(nèi)地址332576415530 42000 38000 96000 60000 40000 80000 50000 700

17、00 1 2 3 15 0324 7 0128 48 0516 圖B8.113、解：（1）用虛擬地址為1的頁號15作為快表檢索項(xiàng)，查得頁號為15的頁在主存中 的起始地址為80000，故將80000與虛擬地址中的頁內(nèi)地址碼0324相加， 求得主存實(shí)地址碼為80324。 （2） 主存實(shí)地址碼 = 96000 + 0128 = 96128（3） 虛擬地址3的頁號為48，當(dāng)用48作檢索項(xiàng)在快表中檢索時(shí)，沒有檢索到頁號為48的頁面，此時(shí)操作系統(tǒng)暫停用戶作業(yè)程序的執(zhí)行，轉(zhuǎn)去執(zhí)行查頁表程序。如該頁面在主存中，則將該頁號及該頁在主存中的起始地址寫入主存；如該頁面不存在，則操作系統(tǒng)要將該頁面從外存調(diào)入主存，然后

18、將頁號及其在主存中的起始地址寫入快表。14、用時(shí)空圖法證明流水CPU比非流水CPU具有更大的吞吐率。解：（1）時(shí)空圖法：假設(shè)指令周期包含四個(gè)子過程：取指令（IF）、指令譯碼（ID）、 執(zhí)行運(yùn)算（EX）、結(jié)果寫回（WB），每個(gè)子過程稱為過程段（Si），這樣，一個(gè)流水線由一系列串連的過程段組成。在統(tǒng)一時(shí)鐘信號控制下，數(shù)據(jù)從一個(gè)過程段流向相鄰的過程段。 S1 S2 S3 S4WBEXIDIF (a)指令周期流程 圖C18.3 圖C18.2（b）表示非流水CPU的時(shí)空圖。由于上一條指令的四個(gè)子過程全部執(zhí)行完畢后才能開始下一條指令，因此每隔4個(gè)單位時(shí)間才有一個(gè)輸出結(jié)果，即一條指令執(zhí)行結(jié)束。 圖C18.2

19、（c）表示流水CPU的時(shí)空圖。由于上一條指令與下一條指令的四個(gè)過程在時(shí)間上可以重疊執(zhí)行，因此，當(dāng)流水線滿載時(shí)，每一個(gè)單位時(shí)間就可以輸出一個(gè)結(jié)果，即執(zhí)行一條指令。 比較后發(fā)現(xiàn)：流水CPU在八個(gè)單位時(shí)間中執(zhí)行了5條指令，而非流水CPU僅執(zhí)行2條指令，因此流水CPU具有更強(qiáng)大的數(shù)據(jù)吞吐能力。15、CPU結(jié)構(gòu)如圖B9.1所示，其中有一個(gè)累加寄存器AC，一個(gè)狀態(tài)條件寄存器，各部分之間的連線表示數(shù)據(jù)通路，箭頭表示信息傳送方向。（1） 標(biāo)明圖中四個(gè)寄存器的名稱。（2） 簡述指令從主存取到控制器的數(shù)據(jù)通路。（3） 簡述數(shù)據(jù)在運(yùn)算器和主存之間進(jìn)行存 / 取訪問的數(shù)據(jù)通路。 圖B9.115、解：（1） a為數(shù)據(jù)緩

20、沖寄存器 DR ，b為指令寄存器 IR ，c為主存地址寄存器，d為程序計(jì)數(shù)器PC。（2） 主存 M 緩沖寄存器 DR 指令寄存器 IR 操作控制器。 (3)存儲器讀 ：M DR ALU AC 存儲器寫 ：AC DR M16、已知cache / 主存系統(tǒng)效率為85% ，平均訪問時(shí)間為60ns，cache 比主存快4倍，求主存儲器周期是多少？cache命中率是多少？16、解：因?yàn)椋簍a = tc / e 所以 ：tc = tae = 600.85 = 510ns (cache存取周期) tm = tcr =510 4 = 204ns (主存存取周期) 因?yàn)椋篹 = 1 / r + (1 r )H

21、所以： H = 2.4 / 2.55 = 0.9417、某計(jì)算機(jī)的數(shù)據(jù)通路如圖B10.2所示，其中M主存， MBR主存數(shù)據(jù)寄存器， MAR主存地址寄存器， R0-R3通用寄存器， IR指令寄存器， PC程序計(jì)數(shù)器（具有自增能力）， C、D-暫存器， ALU算術(shù)邏輯單元（此處做加法器看待）， 移位器左移、右移、直通傳送。所有雙向箭頭表示信息可以雙向傳送。請按數(shù)據(jù)通路圖畫出“ADD（R1），（R2）+”指令的指令周期流程圖。該指令的含義是兩個(gè)數(shù)進(jìn)行求和操作。其中源操作地址在寄存器R1中，目的操作數(shù)尋址方式為自增型寄存器間接尋址（先取地址后加1）。 圖 B 10.217、解：“ADD （R1），（R

22、2）+”指令是SS型指令，兩個(gè)操作數(shù)均在主存中。其中源操作數(shù)地址在R1中，所以是R1間接尋址。目的操作數(shù)地址在R2中，由R2間接尋址，但R2的內(nèi)容在取出操作數(shù)以后要加1進(jìn)行修改。指令周期流程圖如圖B10.4 18、CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為5000次，主存完成存取的次數(shù)為200次。已知cache存取周期為40ns，主存存取周期為160ns。求：(1)Cache 命中率H(2)Cache/主存系統(tǒng)的訪問效率e(3)平均訪問時(shí)間Ta。解:(1) 命中率 H = Nc/（Nc+Nm） = 5000/（5000+2000）=5000/5200=0.96(2)主存慢于cache的倍率 R = Tm/Tc=160ns/40ns=4訪問效率：1/r+(1-r)H=1/4+(1-4)0.9689.3%(3)平均訪問時(shí)間 Ta=Tc/e=40/0.893=45ns19、某程序?qū)撁嬉蟮男蛄袨镻2P3P1P5P3P2P6P3P2P5P2P3P7P3P5,設(shè)主存容量為4個(gè)頁面，求FIFO和LRU替換算法時(shí)各自的命中率(假設(shè)開始時(shí)主存為空)。要求給出過程。答：FIFO和LRU替換算法的命中率各占4分頁面請求2315326