第9章 Verilog系統(tǒng)設(shè)計(jì)優(yōu)化

1、 E D A技術(shù)與應(yīng)用第第9章章 VerilogVerilog系統(tǒng)設(shè)計(jì)系統(tǒng)設(shè)計(jì)優(yōu)化優(yōu)化 E D A技術(shù)與應(yīng)用9.1 資源優(yōu)化資源優(yōu)化在在ASIC設(shè)計(jì)中，面積設(shè)計(jì)中，面積（Area）指硬件設(shè)計(jì)資源。對(duì)于指硬件設(shè)計(jì)資源。對(duì)于FPGA/ CPLD，其芯片面積（邏輯資源）是固定的，但有資源利用率，其芯片面積（邏輯資源）是固定的，但有資源利用率的問題，這里的面積優(yōu)化指的是的問題，這里的面積優(yōu)化指的是資源利用優(yōu)化資源利用優(yōu)化： 通過優(yōu)化，可以使用規(guī)模更小的可編程器件，從而降低系通過優(yōu)化，可以使用規(guī)模更小的可編程器件，從而降低系統(tǒng)成本，提高性價(jià)比。統(tǒng)成本，提高性價(jià)比。 對(duì)于某些對(duì)于某些PLD器件，當(dāng)耗用資源

2、過多時(shí)會(huì)嚴(yán)重影響優(yōu)化的器件，當(dāng)耗用資源過多時(shí)會(huì)嚴(yán)重影響優(yōu)化的實(shí)現(xiàn)。實(shí)現(xiàn)。 為以后的技術(shù)升級(jí)，留下更多的可編程資源，方便添加產(chǎn)為以后的技術(shù)升級(jí)，留下更多的可編程資源，方便添加產(chǎn)品的功能。品的功能。 對(duì)于多數(shù)可編程邏輯器件，資源耗用太多會(huì)使器件功耗顯對(duì)于多數(shù)可編程邏輯器件，資源耗用太多會(huì)使器件功耗顯著上升。著上升。 E D A技術(shù)與應(yīng)用9.1.1 資源共享資源共享問題問題：同樣結(jié)構(gòu)的模塊需要反復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占：同樣結(jié)構(gòu)的模塊需要反復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占用較多資源，這類模塊往往是基于組合電路的算術(shù)模塊。用較多資源，這類模塊往往是基于組合電路的算術(shù)模塊。 例例9-1：占用較多資源占用較多

3、資源 module multmux (A0, A1, B, S, R); input 3: 0 A0, A1, B; input S; output 7: 0 R; reg 7: 0 R; always (A0 or A1 or B or S) beginif (S=1b0) R=A0*B;else R=A1*B; endendmoduleS=0時(shí)時(shí)S=1時(shí)時(shí)共用共用B同一時(shí)刻只使用了一個(gè)乘法器同一時(shí)刻只使用了一個(gè)乘法器 E D A技術(shù)與應(yīng)用9.1.1 資源共享資源共享問題問題：同樣結(jié)構(gòu)的模塊需要反復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占：同樣結(jié)構(gòu)的模塊需要反復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占用較多資源，這類模塊往

4、往是基于組合電路的算術(shù)模塊。用較多資源，這類模塊往往是基于組合電路的算術(shù)模塊。 例例9-2：共享乘法器共享乘法器 module multmux (A0, A1, B, S, R); input 3: 0 A0, A1, B; input S; output 7: 0 R; wire 7: 0 R; reg 3: 0 TEMP; always (A0 or A1 or B or S) beginif (S=1b0) TEMP=A0;else TEMP=A1; end assign R=TEMP*B;endmodule E D A技術(shù)與應(yīng)用9.1.1 資源共享資源共享問題問題：同樣結(jié)構(gòu)的模塊需要反

5、復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占：同樣結(jié)構(gòu)的模塊需要反復(fù)被調(diào)用，但該結(jié)構(gòu)模塊需占用較多資源，這類模塊往往是基于組合電路的算術(shù)模塊。用較多資源，這類模塊往往是基于組合電路的算術(shù)模塊。解決解決：針對(duì)數(shù)據(jù)通路中耗費(fèi)邏輯資源較多的模塊，通過選擇、：針對(duì)數(shù)據(jù)通路中耗費(fèi)邏輯資源較多的模塊，通過選擇、復(fù)用的方式共享使用該模塊，以減少該模塊的使用個(gè)數(shù)，達(dá)復(fù)用的方式共享使用該模塊，以減少該模塊的使用個(gè)數(shù)，達(dá)到減少資源使用、優(yōu)化面積的目的。到減少資源使用、優(yōu)化面積的目的。注意注意：對(duì)輸入：對(duì)輸入與門與門之類之類的資源共享，通常是的資源共享，通常是無無意義意義的，有時(shí)甚至?xí)龅?，有時(shí)甚至?xí)黾淤Y源的使用（多路選加資源的使

6、用（多路選擇器的面積大于與門）。擇器的面積大于與門）。對(duì)于多位乘法器、快速進(jìn)位加法器等算術(shù)模塊，使用資源共對(duì)于多位乘法器、快速進(jìn)位加法器等算術(shù)模塊，使用資源共享技術(shù)能大大優(yōu)化資源。享技術(shù)能大大優(yōu)化資源。 E D A技術(shù)與應(yīng)用9.1.2 邏輯優(yōu)化邏輯優(yōu)化 例例9-3：兩輸入乘法器，一個(gè)乘數(shù)為常數(shù)（耗用兩輸入乘法器，一個(gè)乘數(shù)為常數(shù)（耗用167個(gè)邏輯宏單元）個(gè)邏輯宏單元） module mult1 (clk, ma, mc); input clk; input 11: 0 ma; output 23: 0 mc; reg 23: 0 mc; reg11: 0 ta, tb; always (pose

7、dge clk) beginta=ma; mc=ta*tb;tb=12b100110111001; endendmodule E D A技術(shù)與應(yīng)用9.1.2 邏輯優(yōu)化邏輯優(yōu)化 例例9-4：兩輸入兩輸入常數(shù)常數(shù)乘法器（耗用乘法器（耗用93個(gè)邏輯宏單元）個(gè)邏輯宏單元） module mult2 (clk, ma, mc); input clk; input 11: 0 ma; output 23: 0 mc; reg 23: 0 mc; reg11: 0 ta; parameter tb=12b100110111001; always (posedge clk) beginta=ma; mc=ta

8、*tb; endendmodule E D A技術(shù)與應(yīng)用9.1.3 串行化串行化 例例9-5：耗用耗用4個(gè)個(gè)8位乘法器和一些加法器（位乘法器和一些加法器（460個(gè)邏個(gè)邏輯宏單元）輯宏單元）module pmultadd (clk, a0, a1, a2, a3, b0, b1, b2, b3, yout); input clk; input 7: 0 a0, a1, a2, a3, b0, b1, b2, b3; output 15: 0 yout; reg 15: 0 yout; always (posedge clk) beginyout=(a0*b0)+(a1*b1)+(a2*b2)+(

9、a3*b3); endendmodule串行化串行化是指把原來耗用資源巨大、單時(shí)鐘周期內(nèi)完成的并行是指把原來耗用資源巨大、單時(shí)鐘周期內(nèi)完成的并行執(zhí)行的邏輯塊分割開來，提取出相同的邏輯模塊（一般為組執(zhí)行的邏輯塊分割開來，提取出相同的邏輯模塊（一般為組合邏輯塊），在時(shí)間上復(fù)用該邏輯模塊，用多個(gè)時(shí)鐘周期完合邏輯塊），在時(shí)間上復(fù)用該邏輯模塊，用多個(gè)時(shí)鐘周期完成相同的功能，其代價(jià)是降低了工作速度。成相同的功能，其代價(jià)是降低了工作速度。 E D A技術(shù)與應(yīng)用 例例9-6：耗用耗用1個(gè)個(gè)8位乘法器，位乘法器，1個(gè)個(gè)16位兩輸入加法器位兩輸入加法器和一些時(shí)序電路（和一些時(shí)序電路（186個(gè)邏輯宏單元）個(gè)邏輯宏單

10、元）module smultadd (clk, start, a0, a1, a2, a3, b0, b1, b2, b3, yout); input clk, start; input 7: 0 a0, a1, a2, a3, b0, b1, b2, b3; output 15: 0 yout; reg 15: 0 yout, ytmp; reg 2: 0 cnt; wire 7: 0 tmpa, tmpb; wire 15: 0 tmp; assign tmpa=(cnt=0)? a0: (cnt=1)? a1: (cnt =2)? a2: (cnt=3)? a3: a0; assign

11、tmpb=(cnt=0)? b0: (cnt=1)? b1: (cnt =2)? b2: (cnt=3)? b3: b0; assign tmp=tmpa*tmpb; always (posedge clk) beginif (start=1b1) begin cnt=3b000; ytmp=161b0; endelse if (cnt4) begin cnt=cnt+1; ytmp=ytmp+tmp; endelse if (cnt=4) begin yout=ytmp; end endendmodule E D A技術(shù)與應(yīng)用9.2 速度優(yōu)化速度優(yōu)化對(duì)于大多數(shù)設(shè)計(jì)來說，速度優(yōu)化比資源優(yōu)化更重

12、要，需優(yōu)先對(duì)于大多數(shù)設(shè)計(jì)來說，速度優(yōu)化比資源優(yōu)化更重要，需優(yōu)先考慮。速度優(yōu)化涉及因素較多，如考慮。速度優(yōu)化涉及因素較多，如FPGA的結(jié)構(gòu)特性，的結(jié)構(gòu)特性，HDL綜合器的性能，系統(tǒng)電路特性、綜合器的性能，系統(tǒng)電路特性、PCB制版情況等。制版情況等。9.2.1 流水線設(shè)計(jì)流水線設(shè)計(jì) 流水線（流水線（Pipelining）技術(shù)）技術(shù)在速度優(yōu)化中是最常用的技術(shù)之在速度優(yōu)化中是最常用的技術(shù)之一。能顯著提高設(shè)計(jì)電路的運(yùn)行速度上限。一。能顯著提高設(shè)計(jì)電路的運(yùn)行速度上限。 事實(shí)上，在設(shè)計(jì)中加入流水線，并不會(huì)減少原設(shè)計(jì)中的總事實(shí)上，在設(shè)計(jì)中加入流水線，并不會(huì)減少原設(shè)計(jì)中的總延時(shí)，有時(shí)甚至還會(huì)略微增加插入的寄存器

13、的延時(shí)和信號(hào)延時(shí)，有時(shí)甚至還會(huì)略微增加插入的寄存器的延時(shí)和信號(hào)同步的時(shí)間差，但卻可以提高總體的運(yùn)行速度。同步的時(shí)間差，但卻可以提高總體的運(yùn)行速度。 E D A技術(shù)與應(yīng)用未使用未使用流水線流水線使用流使用流水線結(jié)水線結(jié)構(gòu)構(gòu)從輸入到輸出需經(jīng)過時(shí)間至少為從輸入到輸出需經(jīng)過時(shí)間至少為Ta，即時(shí)鐘，即時(shí)鐘CLK周期不能小于周期不能小于Ta，最高工作頻率，最高工作頻率Fmax=1/Ta使用使用二級(jí)流水線，把延時(shí)較大的組合邏輯塊分割二級(jí)流水線，把延時(shí)較大的組合邏輯塊分割成兩塊延時(shí)較小的組合邏輯塊，且成兩塊延時(shí)較小的組合邏輯塊，且T1T2，Ta=T1+T2。時(shí)鐘。時(shí)鐘CLK周期可以接近周期可以接近T1（或（或

14、T2），），即最高工作頻率即最高工作頻率FmaxFmax1Fmax21/T1使用流水線使用流水線的速度提高的速度提高了近一倍了近一倍 E D A技術(shù)與應(yīng)用使用流使用流水線結(jié)水線結(jié)構(gòu)構(gòu)流水線工流水線工作節(jié)拍作節(jié)拍一個(gè)信號(hào)從輸入到輸出需經(jīng)兩個(gè)寄存器（不考慮輸入寄存一個(gè)信號(hào)從輸入到輸出需經(jīng)兩個(gè)寄存器（不考慮輸入寄存器），共需時(shí)間器），共需時(shí)間T1+T2+Treg（Treg為寄存器延時(shí)），時(shí)間約為寄存器延時(shí)），時(shí)間約等于等于Ta（總延時(shí)不變）。但是每隔（總延時(shí)不變）。但是每隔T1時(shí)間，輸出寄存器就輸時(shí)間，輸出寄存器就輸出一個(gè)結(jié)果，同時(shí)輸入寄存器輸入一個(gè)新的數(shù)據(jù)。這時(shí)兩個(gè)出一個(gè)結(jié)果，同時(shí)輸入寄存器輸入一

15、個(gè)新的數(shù)據(jù)。這時(shí)兩個(gè)邏輯塊處理的不是同一個(gè)信號(hào)，資源被優(yōu)化利用了（速度提邏輯塊處理的不是同一個(gè)信號(hào)，資源被優(yōu)化利用了（速度提高了），而寄存器對(duì)信號(hào)數(shù)據(jù)做了暫存。高了），而寄存器對(duì)信號(hào)數(shù)據(jù)做了暫存。 E D A技術(shù)與應(yīng)用 例例9-7：8位位普通加法器，普通加法器，EP3C5綜合結(jié)果：綜合結(jié)果：LCs=10，REG=0（純組合邏輯）純組合邏輯） ，T=7.748nsmodule ADDER8 (CLK, SUM, A, B, COUT, CIN); input 7: 0 A, B; input CLK, CIN; output COUT; output7: 0 SUM; reg COUT; reg

16、 7: 0 SUM; always (posedge CLK) beginCOUT, SUM7: 0=A+B+CIN; endendmodule E D A技術(shù)與應(yīng)用 例例9-8：8位位流水線加法器，流水線加法器，EP3C5綜合結(jié)果：綜合結(jié)果：LCs=24，REG=22（時(shí)序邏輯），（時(shí)序邏輯），T=3.63nsmodule ADDER8 (CLK, SUM, A, B, COUT, CIN); input 7: 0 A, B; input CLK, CIN; output COUT; output7: 0 SUM; reg TC, COUT; reg 3: 0 TS, TA, TB; reg

17、7: 0 SUM; always (posedge CLK) begin TC, TS=A3: 0+B3: 0+CIN; SUM3: 0=TS; end always (posedge CLK) begin TA=A7: 4; TB=B7: 4; COUT, SUM7: 4=TA+TB+TC; endendmodule E D A技術(shù)與應(yīng)用 例例9-8：流水器加法器，流水器加法器，EP3C5綜合結(jié)果：綜合結(jié)果：LCs=24，REG=22（時(shí)序邏輯），（時(shí)序邏輯），T=3.63ns8位加法器流水線結(jié)構(gòu)（采用二級(jí)流位加法器流水線結(jié)構(gòu)（采用二級(jí)流水線，水線，8位加法器分成兩個(gè)位加法器分成兩個(gè)4位加法

18、器位加法器 E D A技術(shù)與應(yīng)用普通普通8位加法器結(jié)構(gòu)時(shí)序仿真波形位加法器結(jié)構(gòu)時(shí)序仿真波形流水線流水線8位加法器結(jié)構(gòu)時(shí)序仿真波形位加法器結(jié)構(gòu)時(shí)序仿真波形流水線加法器時(shí)鐘流水線加法器時(shí)鐘頻率是普通加法器頻率是普通加法器的的兩倍（速度提高）兩倍（速度提高）普通加法器計(jì)算結(jié)果在一個(gè)時(shí)鐘后出現(xiàn)，普通加法器計(jì)算結(jié)果在一個(gè)時(shí)鐘后出現(xiàn)，流水線加法器計(jì)算結(jié)果在兩個(gè)時(shí)鐘后出流水線加法器計(jì)算結(jié)果在兩個(gè)時(shí)鐘后出現(xiàn)，由于流水線加法器時(shí)鐘頻率是普通現(xiàn)，由于流水線加法器時(shí)鐘頻率是普通加法器兩倍，所以計(jì)算結(jié)果總延時(shí)不變加法器兩倍，所以計(jì)算結(jié)果總延時(shí)不變 E D A技術(shù)與應(yīng)用9.2.2 寄存器配平寄存器配平不合理的不合理的電

19、路結(jié)構(gòu)電路結(jié)構(gòu)寄存器寄存器配平后配平后的結(jié)構(gòu)的結(jié)構(gòu)總體工作頻率取決于總體工作頻率取決于T1，整體性能受限，整體性能受限部分邏輯轉(zhuǎn)部分邏輯轉(zhuǎn)移，使移，使t1t2總體工作頻率取決于總體工作頻率取決于t1，因，因?yàn)闉閠1T1，所以速度提高了，所以速度提高了 E D A技術(shù)與應(yīng)用9.2.3 關(guān)鍵路徑法關(guān)鍵路徑法關(guān)鍵路徑關(guān)鍵路徑示意示意 關(guān)鍵路徑關(guān)鍵路徑是指設(shè)計(jì)中從輸入到輸出經(jīng)過的延時(shí)最長(zhǎng)的邏輯是指設(shè)計(jì)中從輸入到輸出經(jīng)過的延時(shí)最長(zhǎng)的邏輯路徑。一般從輸入到輸出的延時(shí)取決于信號(hào)所經(jīng)過的延時(shí)路徑。一般從輸入到輸出的延時(shí)取決于信號(hào)所經(jīng)過的延時(shí)最長(zhǎng)的路徑，而與其他延時(shí)小的路徑無關(guān)。優(yōu)化關(guān)鍵路徑最長(zhǎng)的路徑，而與其他

20、延時(shí)小的路徑無關(guān)。優(yōu)化關(guān)鍵路徑是提高設(shè)計(jì)工作速度的有效方法。是提高設(shè)計(jì)工作速度的有效方法。 EDA工具中的綜合器及設(shè)計(jì)分析器通常都提供關(guān)鍵路徑的工具中的綜合器及設(shè)計(jì)分析器通常都提供關(guān)鍵路徑的信息以便設(shè)計(jì)者改進(jìn)設(shè)計(jì)，提高速度。信息以便設(shè)計(jì)者改進(jìn)設(shè)計(jì)，提高速度。Quartus II中的時(shí)序中的時(shí)序分析器可以幫助找到延時(shí)最長(zhǎng)的關(guān)鍵路徑。分析器可以幫助找到延時(shí)最長(zhǎng)的關(guān)鍵路徑。 E D A技術(shù)與應(yīng)用9.2.4 乒乓操作法乒乓操作法乒乓操作數(shù)據(jù)緩存結(jié)構(gòu)示意圖乒乓操作數(shù)據(jù)緩存結(jié)構(gòu)示意圖 乒乓操作法乒乓操作法是是FPGA開開發(fā)中的一種數(shù)據(jù)緩沖優(yōu)化設(shè)計(jì)技術(shù)，發(fā)中的一種數(shù)據(jù)緩沖優(yōu)化設(shè)計(jì)技術(shù)，可看成另一種形式的流水

21、線技術(shù)。可看成另一種形式的流水線技術(shù)。 原理原理：輸入數(shù)據(jù)流在通過：輸入數(shù)據(jù)流在通過“輸入數(shù)據(jù)流選擇單元輸入數(shù)據(jù)流選擇單元”時(shí)，時(shí)時(shí)，時(shí)間等分地將數(shù)據(jù)流分配到兩個(gè)數(shù)據(jù)緩沖模塊內(nèi)。數(shù)據(jù)緩沖間等分地將數(shù)據(jù)流分配到兩個(gè)數(shù)據(jù)緩沖模塊內(nèi)。數(shù)據(jù)緩沖模塊可以是模塊可以是FPGA中的任何存儲(chǔ)模塊，如雙口中的任何存儲(chǔ)模塊，如雙口RAM、單口、單口RAM和和FIFO等。等。 E D A技術(shù)與應(yīng)用9.2.4 乒乓操作法乒乓操作法 特點(diǎn)特點(diǎn)： 通過通過“輸入數(shù)據(jù)流選擇單元輸入數(shù)據(jù)流選擇單元”和和“輸出數(shù)據(jù)流選擇單元輸出數(shù)據(jù)流選擇單元”按節(jié)按節(jié)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)拍、相互配合的切換，將經(jīng)過緩沖的數(shù)據(jù)沒有