第2章FPGACPLD器件

1、第第2章章 FPGA/CPLD器件器件 2.1 PLD的分類(lèi)的分類(lèi)PLD的發(fā)展歷程的發(fā)展歷程 熔絲編程的熔絲編程的PROM和和PLA器件器件 AMD公公司推出司推出PAL器件器件 GAL器件器件 FPGA器器件件 EPLD器器件件 CPLD器器件件 內(nèi)嵌復(fù)雜內(nèi)嵌復(fù)雜功能模塊功能模塊的的SoPC 1985年，美國(guó)年，美國(guó)Xilinx公司推出了現(xiàn)場(chǎng)可編程公司推出了現(xiàn)場(chǎng)可編程門(mén)陣列（門(mén)陣列（FPGA，F(xiàn)ield Programmable Gate Array） CPLD（Complex Programmable Logic Device），即復(fù)雜可編程邏輯器件，是從），即復(fù)雜可編程邏輯器件，是從EP

2、LD改進(jìn)而來(lái)的。改進(jìn)而來(lái)的。PLD的發(fā)展的發(fā)展PLD的集成度分類(lèi)的集成度分類(lèi) 可編程邏輯器件（PLD） 簡(jiǎn)單 PLD 復(fù)雜 PLD PROM PAL PLA GAL CPLD FPGA 一般將一般將GAL22V10（500門(mén)門(mén)750門(mén)門(mén) ）作為簡(jiǎn)單）作為簡(jiǎn)單PLD和高密和高密度度PLD的分水嶺的分水嶺四種四種SPLD器件的區(qū)別器件的區(qū)別PLD器件按照可以編程的次數(shù)可以分為兩類(lèi)：器件按照可以編程的次數(shù)可以分為兩類(lèi)：(1) 一次性編程器件（一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件可多次編程器件OTP類(lèi)器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，類(lèi)

3、器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開(kāi)而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開(kāi)發(fā)中使用。發(fā)中使用。按編程特點(diǎn)分類(lèi)按編程特點(diǎn)分類(lèi)(1)熔絲（熔絲（Fuse）(2)反熔絲（反熔絲（Antifuse）編程元件）編程元件(3)紫外線擦除、電可編程，如紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，電擦除、電可編程方式，(EEPROM、快閃存儲(chǔ)、快閃存儲(chǔ)器（器（Flash Memory），如多數(shù)），如多數(shù)CPLD(5)靜態(tài)存儲(chǔ)器（靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，如多數(shù)）結(jié)構(gòu)，如多數(shù)FPGA 按編程元件和編程工藝分類(lèi)按編程

4、元件和編程工藝分類(lèi)PLD器件的原理結(jié)構(gòu)圖器件的原理結(jié)構(gòu)圖 2.2 PLD的基本原理與結(jié)構(gòu)的基本原理與結(jié)構(gòu)數(shù)字電路符號(hào)表示數(shù)字電路符號(hào)表示 常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照常用邏輯門(mén)符號(hào)與現(xiàn)有國(guó)標(biāo)符號(hào)的對(duì)照 PLD電路符號(hào)表示電路符號(hào)表示 與門(mén)、或門(mén)的表示與門(mén)、或門(mén)的表示 nPLD連接表示法連接表示法 2.3 低密度低密度PLD的原理與結(jié)構(gòu)的原理與結(jié)構(gòu) PROM PROM的邏輯陣列結(jié)構(gòu)的邏輯陣列結(jié)構(gòu) PROM PROM表達(dá)的表達(dá)的PLD陣列圖陣列圖 PROM 用用PROM完成半加器邏輯陣列完成半加器邏輯陣列 01110100AAFAAAAFPLA PLA邏輯陣列示意圖邏輯陣列示意圖 PAL P

5、AL結(jié)構(gòu)結(jié)構(gòu) PAL的常用表示的常用表示 PAL PAL22V10部分結(jié)構(gòu)圖部分結(jié)構(gòu)圖GAL GAL22V10的結(jié)構(gòu)（局部）的結(jié)構(gòu)（局部） GAL22V10的的OLMC結(jié)構(gòu)結(jié)構(gòu)CPLD器件的結(jié)構(gòu)器件的結(jié)構(gòu)2.4 CPLD的原理與結(jié)構(gòu)的原理與結(jié)構(gòu)典型典型CPLD器件的結(jié)構(gòu)器件的結(jié)構(gòu) MAX 7000S器件的內(nèi)部結(jié)構(gòu)器件的內(nèi)部結(jié)構(gòu) MAX 7000S器件的宏單元結(jié)構(gòu)器件的宏單元結(jié)構(gòu)2.5 FPGA的原理與結(jié)構(gòu)的原理與結(jié)構(gòu) 查找表結(jié)構(gòu)查找表結(jié)構(gòu) 4輸入輸入LUT及內(nèi)部結(jié)構(gòu)圖及內(nèi)部結(jié)構(gòu)圖 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖器件的內(nèi)部結(jié)構(gòu)示意圖 典型典型FPGA的結(jié)構(gòu)的結(jié)構(gòu) XC4000器件的器件的CLB結(jié)構(gòu)

6、結(jié)構(gòu) Cyclone器件的器件的LE結(jié)構(gòu)（普通模式）結(jié)構(gòu)（普通模式）典型典型FPGA的結(jié)構(gòu)的結(jié)構(gòu) 1熔絲熔絲(Fuse)型器件型器件 2反熔絲反熔絲(Anti-fuse)型器件型器件 3EPROM型，紫外線擦除電可編程型，紫外線擦除電可編程4EEPROM型型 6SRAM型型 5Flash型型 2.6 FPGA/CPLD的編程元件的編程元件 邊界掃描電路結(jié)構(gòu)邊界掃描電路結(jié)構(gòu) 為了解決超大規(guī)模集成電路（為了解決超大規(guī)模集成電路（VLSI）的測(cè)試問(wèn)題，自）的測(cè)試問(wèn)題，自1986年開(kāi)始，年開(kāi)始，IC領(lǐng)領(lǐng)域的專(zhuān)家成立了域的專(zhuān)家成立了“聯(lián)合測(cè)試行動(dòng)組聯(lián)合測(cè)試行動(dòng)組”（JTAG，Joint Test Act

7、ion Group），并制定出了，并制定出了IEEE 1149.1邊界掃描測(cè)試（邊界掃描測(cè)試（BST，Boundary Scan Test）技）技術(shù)規(guī)范術(shù)規(guī)范2.7 邊界掃描測(cè)試技術(shù)邊界掃描測(cè)試技術(shù) 引引 腳腳描描 述述功功 能能TDI測(cè)試數(shù)據(jù)輸入測(cè)試數(shù)據(jù)輸入(Test Data Input)測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。的上升沿移入。TDO測(cè)試數(shù)據(jù)輸出測(cè)試數(shù)據(jù)輸出(Test Data Output)測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在測(cè)試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引

8、腳處的下降沿移出。如果數(shù)據(jù)沒(méi)有被移出時(shí)，該引腳處于高阻態(tài)。于高阻態(tài)。TMS測(cè)試模式選擇測(cè)試模式選擇(Test Mode Select)控制信號(hào)輸入引腳，負(fù)責(zé)控制信號(hào)輸入引腳，負(fù)責(zé)TAP控制器的轉(zhuǎn)換?？刂破鞯霓D(zhuǎn)換。TMS必須在必須在TCK的上升沿到來(lái)之前穩(wěn)定。的上升沿到來(lái)之前穩(wěn)定。TCK測(cè)試時(shí)鐘輸入測(cè)試時(shí)鐘輸入(Test Clock Input)時(shí)鐘輸入到時(shí)鐘輸入到BST電路，一些操作發(fā)生在上升沿，而電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。另一些發(fā)生在下降沿。TRST測(cè)試復(fù)位輸入測(cè)試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路低電平有效，異步復(fù)位邊界掃描

9、電路(在在IEEE規(guī)范規(guī)范中，該引腳可選中，該引腳可選)。邊界掃描邊界掃描IO引腳功能引腳功能 邊界掃描數(shù)據(jù)移位方式邊界掃描數(shù)據(jù)移位方式 2.8 FPGA/CPLD的配置的配置未編程前先焊接安裝未編程前先焊接安裝n 減少對(duì)器件的觸摸減少對(duì)器件的觸摸和損傷和損傷n 不計(jì)較器件的封裝不計(jì)較器件的封裝形式形式系統(tǒng)內(nèi)編程系統(tǒng)內(nèi)編程-ISPn 樣機(jī)制造方便樣機(jī)制造方便n 支持生產(chǎn)和測(cè)試支持生產(chǎn)和測(cè)試流程中的修改流程中的修改在系統(tǒng)現(xiàn)場(chǎng)重編程修改在系統(tǒng)現(xiàn)場(chǎng)重編程修改n 允許現(xiàn)場(chǎng)硬件升級(jí)允許現(xiàn)場(chǎng)硬件升級(jí)n 迅速方便地提升功能迅速方便地提升功能ISPISP功能提高設(shè)計(jì)和應(yīng)用的靈活性功能提高設(shè)計(jì)和應(yīng)用的靈活性下載

10、接口引腳信號(hào)名稱下載接口引腳信號(hào)名稱 引腳引腳12345678910PS模式模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模模式式TCKGNDTDOVCCTMS-TDIGND2.8 FPGA/CPLD的配置的配置USB-Blaster下載電纜下載電纜JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 CPLD編程下載連接圖編程下載連接圖 JTAG方式的在系統(tǒng)編程方式的在系統(tǒng)編程 多多CPLD芯片芯片ISP編程連接方式編程連接方式 FPGA器件的配置器件的配置Cyclone器件的器件的AS模式配置電路模式配置電路 FPGA專(zhuān)用配置器件專(zhuān)用配置器件 EPCS

11、器件配置器件配置FPGA的電路原理圖的電路原理圖 使用單片機(jī)配置使用單片機(jī)配置FPGA 微處理器微處理器PS模式配置模式配置FPGA的電路連接圖的電路連接圖 2.9 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述Lattice公司公司CPLD器件系列器件系列 ispLSI器件的結(jié)構(gòu)與特點(diǎn)器件的結(jié)構(gòu)與特點(diǎn) （1）采用）采用UltraMOS工藝。工藝。（2）系統(tǒng)可編程功能，所有的）系統(tǒng)可編程功能，所有的ispLSI器件均支持器件均支持ISP功能。功能。（3）邊界掃描測(cè)試功能。）邊界掃描測(cè)試功能。（4）加密功能。）加密功能。（5）短路保護(hù)功能。）短路保護(hù)功能。2.9 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 Latt

12、ice公司公司CPLD器件器件系列系列 ispMACH4000系列系列 Lattice EC & ECP系列系列 ispMACH4000系列系列CPLD器件有器件有3.3V、2.5V 和和 1.8V 三種供電電壓，分別屬于三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和和 ispMACH 4000C 器件系列。器件系列。 2.9 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 Xilinx公司的公司的FPGA和和CPLD器件系列器件系列 1. Virtex-4系列系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件

13、系列器件系列 3. XC9500 & XC9500XL系列系列CPLD 4. Xilinx FPGA配置器件配置器件SPROM 5. Xilinx的的IP核核 2.9 FPGA/CPLD產(chǎn)品概述產(chǎn)品概述 Altera公司公司FPGA和和CPLD器件系列器件系列 1. Stratix II 系列系列FPGA 2. Stratix系列系列FPGA 3. ACEX系列系列FPGA 4. FLEX系列系列FPGA 5. MAX系列系列CPLD 6. Cyclone系列系列FPGA低成本低成本FPGA 7. Cyclone II系列系列FPGA 8. MAX II系列器件系列器件 9. Altera宏功能塊及宏功能塊及IP核核 習(xí)習(xí) 題題 2.1 PLA和和PAL在結(jié)構(gòu)上有什么區(qū)別？在結(jié)構(gòu)上有什么區(qū)別？2.2 說(shuō)明說(shuō)明GAL的的OLMC有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路？程組合電路和時(shí)序電路？2.3 簡(jiǎn)述基于乘積項(xiàng)的可編