modelsim仿真詳細(xì)過程

1、由于我們只需要了解仿真的完整過程，所以不需要自己寫源文件和測試文件（也稱為testbench。一下就是簡單的源文件和測試文件（親自測試過)。源文件modulecompare(equal,a,b);inputa,b;outputequalassignequal=(a=b)1:0;endmodule測試文件timescale1ns/1nsinclude./compare.vmodulecomparetestrega,b;wireequal;initialbegina=0;b=0；#100a=0;b=1;#100a=1;b=1;#100a=1;b=0;#100$stop;endcomparecomp

2、are1(equal(equal),.a(a),。b(b);endmodule有了源文件和測試文件下面就開始用modelsim進行仿真了。步驟一：新建工程和。V文件（也就是源文件和測試文件）打開modelsim軟件，點擊file,選擇newproject然后就會彈出下面窗口:./synopsysp/sv.std./st./tn，/苫./rm./fkULOd-lllereg-awireinitibegina=0L=0#100*1001100#100end.eoir-p-aiesndjuciln-Ovsr-allI-continueI-finishI-initI-next-aepIdF1qniTi

3、ini然后在projectname那一欄寫上工程名（隨便去，一般是字母），在projectlocation選擇工程路徑（路徑最好沒有中文，聽說的），然后點OK。進入下個界面:然后點擊小框里面的“createnewfile”.彈出界面:在filename中寫下源文件名，由于這是比較兩數(shù)的大小，我取為:compare在“addfileastypef中選擇verilog,點OK,然后有：雙擊compare.v文件會彈出編譯窗口:復(fù)制上面源文件代碼，粘貼到上圖右邊窗口里面然后點擊保存圖標(biāo)，然后再新建測試文件。點擊下圖的新建文件圖標(biāo)過程如同上.你會看見下圖的兩個.V文件步驟二：編譯文件在添加文件在已建的

4、工程后，兩個文件的status都是問號，編譯后就變成勾。具體步驟為：點擊compileall圖標(biāo)就可以了。步驟三：仿真，添加波形選中compare.v文件，點擊仿真圖標(biāo)如下圖:3接著會彈出界面:rKjStartSimulationi-rDesign|VHDLVerilog|Libraries5DFOtihers|也1MhiameTypePath-J-向workLibrarywtxk1_cofTiparetestbtoduleE/simx4/testcompare.v二|03111口3曰ModuleE:;im1x4/compare.v上勰5120其Library5MoDfL_TtCH九ME2D0

5、0*verilogLibrarySMODEL.JECHA./vtrilog1土木fiynopsysLbrarySMODL_TECH/./feynopsys+血sv_striLfararySMODL_TECHf./sv_stri+4H5tcl_dewcloper3MtLibr曰，smodeL-TEOH,/std_develwer3kitL+M5idLibrarySMODELJTtCHA./stdJIWr?rsir-ifT3defaixlt3口W1IVGU3IEnableoptinmzaitiDnCJptiEizmti口pticHis.,|*I8iia.inI一日1選中comparetest點擊OK,有:選中compar