數(shù)字電子技術(shù)基礎(chǔ)簡明教程第三版課件

1、概述概述第第 3 章組合邏輯電路章組合邏輯電路 組合邏輯電路中的競爭冒險組合邏輯電路中的競爭冒險加法器和數(shù)值比較器加法器和數(shù)值比較器數(shù)據(jù)選擇器數(shù)據(jù)選擇器與數(shù)據(jù)分配器與數(shù)據(jù)分配器譯碼器譯碼器編碼器編碼器組合邏輯電路的組合邏輯電路的分析和設(shè)計方法分析和設(shè)計方法本章小結(jié)本章小結(jié)主要要求：主要要求： 掌握掌握組合邏輯電路和時序邏輯電路的概念組合邏輯電路和時序邏輯電路的概念。 了解組合邏輯電路的特點與描述方法。了解組合邏輯電路的特點與描述方法。 概述概述一、組合邏輯電路的概念一、組合邏輯電路的概念 指任何時刻的輸出僅取決于指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電該時刻輸入信號的組合，而與電路

2、原有的狀態(tài)無關(guān)的電路。路原有的狀態(tài)無關(guān)的電路。 數(shù)字電路根據(jù)邏輯功能特點的不同分為數(shù)字電路根據(jù)邏輯功能特點的不同分為 組合邏輯電路組合邏輯電路 時序邏輯電路時序邏輯電路 指任何時刻的輸出不僅取決指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。與電路原有的狀態(tài)有關(guān)的電路。 二、組合邏輯電路的特點與描述方法二、組合邏輯電路的特點與描述方法 組合邏輯電路的邏輯功能特點：組合邏輯電路的邏輯功能特點： 沒有存儲和記憶作用。沒有存儲和記憶作用。 組合電路的組成特點：組合電路的組成特點： 由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸由門電路構(gòu)成，不

3、含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。出的通路，沒有反饋回路。 組合電路的描述方法主要有邏輯表達式、組合電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。真值表、卡諾圖和邏輯圖等。 主要要求：主要要求：理解組合邏輯電路理解組合邏輯電路分析與設(shè)計的基本方法分析與設(shè)計的基本方法。熟練掌握邏輯功能的熟練掌握邏輯功能的邏輯表達式、真值表、邏輯表達式、真值表、卡諾圖和邏輯圖卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。表示法及其相互轉(zhuǎn)換。3.1組合邏輯電路的組合邏輯電路的分析方法和設(shè)計方法分析方法和設(shè)計方法 一、組合邏輯電路的基本分析方法一、組合邏輯電路的基本分析方法分析思路：分析思路：基本步

4、驟：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。從而確定電路的邏輯功能。 根據(jù)給定邏輯圖根據(jù)給定邏輯圖寫出輸出邏輯式寫出輸出邏輯式，并進行必要的化簡，并進行必要的化簡列真值表列真值表分析邏輯功能分析邏輯功能 例例 分析下圖所示邏輯分析下圖所示邏輯 電路的功能。電路的功能。解：解： ( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式BAY 1ABCCBACBACBA CBACBA )(CYY 1CBA ABCYY1YY1001010100111( (3) )分析邏輯功能分析邏輯功能( (2) )列邏輯函數(shù)真值表列邏輯函

5、數(shù)真值表111011101001110010100000YCBA輸輸 出出輸輸 入入01010000111100001111根據(jù)異或功能可列出真值表如右表；根據(jù)異或功能可列出真值表如右表；也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后也可先求標(biāo)準(zhǔn)與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。者是分析電路的常用方法，下面介紹之。通過分析真值表通過分析真值表特點來說明功能。特點來說明功能。 A、B、C 三個輸入變量中，有奇數(shù)個三個輸入變量中，有奇數(shù)個 1時，輸出為時，輸出為 1，否則輸出為，否則輸出為 0。因此，圖示。因此，圖示電路為三位判奇電路，又稱奇校驗電路。電路為三位判奇電路，又稱奇校驗

6、電路。0101001100111111 初學(xué)者一般從輸入向輸出逐級寫出各初學(xué)者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。入直接推出整個電路的輸出邏輯式。 由由 Si 表達式可知，表達式可知，當(dāng)輸入有奇數(shù)個當(dāng)輸入有奇數(shù)個 1 時，時，Si = 1，否則，否則 Si = 0。 例例 分析下圖電路的邏輯功能。分析下圖電路的邏輯功能。解：解：( (2) )列真值表列真值表( (1) )寫出輸出邏輯函數(shù)式寫出輸出邏輯函數(shù)式AiBiCi-1CiSiiiiiiiBACBAC 1)(iiiiiiiiBACBACBA 11A

7、iBi Ci-10100 01 11 10 1 1 1 1111011101001110010100000CiSiCi-1BiAi輸輸 出出輸輸 入入11110000由由 Ci-1 表達表達式可畫出其式可畫出其卡諾圖為：卡諾圖為：11101000可列出真值表為可列出真值表為1 iiiiCBAS( (3) )分析邏輯功能分析邏輯功能將兩個一位二進制數(shù)將兩個一位二進制數(shù) Ai 、Bi 與低位來的進與低位來的進位位 Ci- -1 相加，相加，Si 為本位和，為本位和，Ci 為向高位產(chǎn)生的為向高位產(chǎn)生的進位。這種功能的電路稱為全加器。進位。這種功能的電路稱為全加器。二、組合邏輯電路的基本設(shè)計方法二、組

8、合邏輯電路的基本設(shè)計方法 設(shè)計思路：設(shè)計思路：基本步驟：基本步驟： 分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。的組合邏輯電路。 分析設(shè)計要求并分析設(shè)計要求并列出真值表列出真值表求最簡輸出求最簡輸出邏輯式邏輯式畫邏輯圖。畫邏輯圖。 首先分析給定問題，弄清楚輸入變量和輸出變量是首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值哪些，并規(guī)定它們的符號與邏輯取值( (即規(guī)定它們何時即規(guī)定它們何時取值取值 0 ，何時取值，何時取值1) ) 。然后分析輸出變量和輸入變量。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。間的邏輯關(guān)系

9、，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變?nèi)缓蟾鶕?jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。換為與門類型對應(yīng)的最簡式。 下面通過例題學(xué)習(xí)下面通過例題學(xué)習(xí)如何設(shè)計組合邏輯電路如何設(shè)計組合邏輯電路 ( (一一) )單輸出組合邏輯電路設(shè)計舉例單輸出組合邏輯電路設(shè)計舉例 例例 設(shè)計一個設(shè)計一個A、B、C三人表決電路。當(dāng)表決某個提案時，三人表決電路。當(dāng)表決某個提案時，多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)。用與非門實現(xiàn)。具有否決權(quán)。用與非門實現(xiàn)。解：解：

10、( (1) )分析設(shè)計要求，列出真值表分析設(shè)計要求，列出真值表設(shè)設(shè) A、B、C 同意提案時取值同意提案時取值為為 1，不同意時取值為，不同意時取值為 0；Y 表示表示表決結(jié)果，提案通過則取值為表決結(jié)果，提案通過則取值為 1，否則取值為否則取值為 0?？傻谜嬷当砣缬??？傻谜嬷当砣缬摇、B、C三人表決電路三人表決電路多數(shù)人同意，則提案通過，但多數(shù)人同意，則提案通過，但A具有否決權(quán)具有否決權(quán)111011101001110010100000YCBA輸出輸出輸輸 入入0000000011111111110( (2) )化簡輸出函數(shù)化簡輸出函數(shù)Y=AC+ABABC0100 01 11 10 1 1 1

11、0 0 0 0 0用與非門實現(xiàn)用與非門實現(xiàn)，并求最簡與非式，并求最簡與非式=AC+AB=ACAB( (3) )根據(jù)輸出邏輯式畫邏輯圖根據(jù)輸出邏輯式畫邏輯圖YABCY =ACAB ( (二二) )多多輸出組合邏輯電路設(shè)計舉例輸出組合邏輯電路設(shè)計舉例 BiAi輸輸 入入CiSi輸輸 出出相加的兩個數(shù)相加的兩個數(shù)本位和本位和向高位的進位向高位的進位解：解：( (2) ) 求最簡輸出函數(shù)式求最簡輸出函數(shù)式Ci = Ai Bi( (3) ) 畫邏輯圖畫邏輯圖iiiBAS 10110101011000111BiAi輸輸 入入CiSi輸輸 出出00 例例 試設(shè)計半加器試設(shè)計半加器電路。電路。將兩個將兩個 1

12、 位二進制位二進制數(shù)相加，而不考慮低位數(shù)相加，而不考慮低位進位的運算電路，稱為進位的運算電路，稱為半加器。半加器。SiCiAiBi( (1) )分析設(shè)計要求，分析設(shè)計要求， 列真值表。列真值表。半加器電路能用半加器電路能用與非門實現(xiàn)嗎？與非門實現(xiàn)嗎？用與非門實現(xiàn)的半加器電路為用與非門實現(xiàn)的半加器電路為AiBiSiCi1 iiiBAC iiBA iiiiiBABAS iiiiBABA iiiiiiABABBA. . 此式雖非最簡，但這樣可利用此式雖非最簡，但這樣可利用 Ci 中的中的信號信號 Ai Bi ，省去實現(xiàn)省去實現(xiàn) Ai 和和 Bi 的兩個非門，的兩個非門，從而使整體電路最簡。從而使整體

13、電路最簡。主要要求：主要要求： 理解編碼的概念。理解編碼的概念。 理解常用編碼器的類型、邏輯功能和使用方法。理解常用編碼器的類型、邏輯功能和使用方法。3.2編碼器編碼器 一、編碼器的概念與類型一、編碼器的概念與類型 編碼編碼 將具有特定含義的信息編將具有特定含義的信息編成相應(yīng)二進制代碼的過程。成相應(yīng)二進制代碼的過程。 實現(xiàn)編碼功能的電路實現(xiàn)編碼功能的電路 編碼器編碼器 二進制編碼器二進制編碼器 二二- -十進制編碼器十進制編碼器 優(yōu)先編碼器優(yōu)先編碼器 編碼器編碼器( (即即Encoder) ) 被編被編信號信號 二進制二進制代碼代碼 編編碼碼器器 I1I2I3I4I5I6I7Y0Y1Y23 位

14、二進制位二進制編碼器編碼器用用 n 位二進制數(shù)碼對位二進制數(shù)碼對 2n 個個輸入信號進行編碼的電路。輸入信號進行編碼的電路。 二、二進制編碼器二、二進制編碼器由圖可寫出編碼器由圖可寫出編碼器的輸出邏輯函數(shù)為的輸出邏輯函數(shù)為由上式可列出真值表為由上式可列出真值表為原原碼碼輸輸出出Y0=I1I3I5I7Y2=I4I5I6I7Y1=I2I3I6I7Y0=I1I3I5I7I0省略不畫省略不畫 8 個需要編碼個需要編碼的輸入信號的輸入信號輸出輸出 3 位位二進制碼二進制碼I1I2I3I4I5I6I7Y0Y1Y211110000000011010000001010010000000100010000110

15、00001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸輸 出出輸輸 入入被編信號高電平有效。被編信號高電平有效。 8 線線 3 線編碼器線編碼器I1I2I3I4I5I6I7Y0Y1Y2I8I9Y38421BCD 碼編碼器碼編碼器三、二十進制編碼器三、二十進制編碼器將將 0 9 十個十十個十進制數(shù)轉(zhuǎn)換為二進制進制數(shù)轉(zhuǎn)換為二進制代碼的電路。又稱代碼的電路。又稱十十進制編碼器進制編碼器。 I0省略不畫省略不畫輸出輸出 4 位位二進制代碼二進制代碼原碼輸出原碼輸出I1I2I3I4I5I6I7Y0Y1Y2I8I9Y31001100

16、0000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸出輸入輸入10 線線 4 線線編碼器編碼器被編信號被編信號高電平有效高電平有效為何要使用為何要使用優(yōu)先編碼器？優(yōu)先編碼器？四、優(yōu)先編碼器四、優(yōu)先編碼器 ( (即即 Priority Encoder) ) 1111000000001101000000101001000000

17、010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸輸 出出輸輸 入入允許同時輸入數(shù)個編碼信號，并只對其中允許同時輸入數(shù)個編碼信號，并只對其中優(yōu)先權(quán)最高的信號進行編碼輸出的電路。優(yōu)先權(quán)最高的信號進行編碼輸出的電路。 普通編碼器在任普通編碼器在任何時刻只允許一個輸何時刻只允許一個輸入端請求編碼，否則入端請求編碼，否則輸出發(fā)生混亂。輸出發(fā)生混亂。CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二二 - - 十進制優(yōu)先編碼器十進制優(yōu)先編碼器 CT74LS147I9 = 1，I8

18、 = 0 時時，不論不論 I0 I7 為為 0 還是還是 1，電路只，電路只對對 I8 進行編進行編碼，輸出反碼碼，輸出反碼 0111。反碼輸出反碼輸出被編信號輸入，被編信號輸入，( (省省略了略了 I0) )，低電平有效。，低電平有效。0111111111110101111111110001111111101101111110010111110100111100001110111010011001111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸出輸入輸入 I9 = 0 時時，不論其他，不論其他 Ii 為為 0 還是還是 1，電路只，電路只對對 I9 進行編進

19、行編碼碼，輸出，輸出 Y3Y2Y1Y0 = 0110，為反碼，其原碼為為反碼，其原碼為 1001。111010011001111111111111無編碼請求無編碼請求Y3Y2Y1Y0=1111依依次次類類推推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被編信號優(yōu)先級別從高到被編信號優(yōu)先級別從高到低依次為低依次為 I9、I8、I7、I6、I5、 I4、I3、I2、I1.主要要求：主要要求： 理解譯碼的概念。理解譯碼的概念。 掌握二進制譯碼器掌握二進制譯碼器 CT74LS138 的的邏輯功能和邏輯功能和使用方法。使用方法。 3.3譯碼器譯碼器 理解其他常用譯碼器的邏輯功能

20、和使用方法。理解其他常用譯碼器的邏輯功能和使用方法。掌握掌握用二進制譯碼器實現(xiàn)組合邏輯電路用二進制譯碼器實現(xiàn)組合邏輯電路的方法。的方法。 一、譯碼的概念與類型一、譯碼的概念與類型 譯碼譯碼是是編碼編碼的逆過程。的逆過程。 將表示特定意義信息的將表示特定意義信息的二進制代碼翻譯出來。二進制代碼翻譯出來。 實現(xiàn)譯碼功能的電路實現(xiàn)譯碼功能的電路 譯碼器譯碼器 二進制譯碼器二進制譯碼器 二二 - - 十進制譯碼器十進制譯碼器 數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器 譯碼器譯碼器( (即即 Decoder) ) 二進制二進制代碼代碼 與輸入代與輸入代碼對應(yīng)的碼對應(yīng)的特定信息特定信息 譯譯碼碼器器 二、二進制譯碼器

21、二、二進制譯碼器 將輸入二進制代碼譯將輸入二進制代碼譯成相應(yīng)輸出信號的電路。成相應(yīng)輸出信號的電路。 n 位位二進制二進制代碼代碼 2n 位位譯碼譯碼輸出輸出二進制二進制譯碼器譯碼器 譯碼輸出譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入譯碼輸出高電平有效譯碼輸出高電平有效譯碼輸出譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入譯碼輸入0000譯碼輸出低電平有效譯碼輸出低電平有效2-4 線譯碼器電路與工作原理演示線譯碼器電路與工作原理演示 ( 一一 ) 3 線線 8 線譯碼器線譯碼器 CT74LS138 簡

22、介簡介 CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7邏輯功能示意圖邏輯功能示意圖 ( (一一) ) 3 線線 8 線線譯碼器譯碼器 CT74LS138 簡介簡介 3 位位二二進制碼進制碼輸入端輸入端8 個個譯碼輸出端譯碼輸出端低電平有效。低電平有效。使能端使能端 STA 高電平有效，高電平有效， STB、STC 低低電平有效，即當(dāng)電平有效，即當(dāng) STA = 1， STB = STC = 0 時時譯碼譯碼，否則禁止譯碼。，否則禁止譯碼。實實物物圖圖片片 01111111111011011111101101110111111010

23、111101111001011111011111001111110110100111111101100011111111000001111111110111111111Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸出輸入輸入CT74LS138 真值表真值表允許譯碼器工作允許譯碼器工作禁止禁止譯碼譯碼 Y7 Y0 由輸入二進制碼由輸入二進制碼 A2、A1、A0 的取值決定。的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式輸出邏輯函數(shù)式Y(jié)0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0

24、=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二進制譯碼器能譯出輸入變量二進制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。器，也稱全譯碼器。其輸出端能提其輸出端能提供輸入變量的全部最小項。供輸入變量的全部最小項。 ( 二二 ) 用二進制譯碼器實現(xiàn)組合邏輯函數(shù)用二進制譯碼器實現(xiàn)組合邏輯函數(shù) ( (二二) ) 用二進制譯碼器實現(xiàn)組合邏輯函數(shù)用二進制譯碼器實現(xiàn)組合邏輯函數(shù)由于由于二進制譯碼器的輸出端能提供

25、輸入變量的全二進制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和之和的標(biāo)準(zhǔn)式，因此的標(biāo)準(zhǔn)式，因此用二進制譯碼器和門電路可實現(xiàn)用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。任何組合邏輯函數(shù)。當(dāng)譯碼器輸出當(dāng)譯碼器輸出低電平有效時，多低電平有效時，多選用與非門；選用與非門；譯碼器輸出譯碼器輸出高電平有效時，多選用或門。高電平有效時，多選用或門。由于有由于有 A、B、C 三個變量三個變量，故選用故選用 3 線線 - - 8 線線譯碼器。譯碼器。 解：解： ( (1) ) 根據(jù)邏輯函數(shù)選擇譯碼器根據(jù)邏輯函數(shù)選擇譯碼器 例例

26、 試用譯碼器和門電路實現(xiàn)邏輯函數(shù)試用譯碼器和門電路實現(xiàn)邏輯函數(shù)CCABCBAY 選用選用 3 線線 - - 8 線線譯碼器譯碼器 CT74LS138， 并令并令 A2 = A，A1 = B，A0 = C。( (2) ) 將函數(shù)式變換為標(biāo)準(zhǔn)與將函數(shù)式變換為標(biāo)準(zhǔn)與 - - 或式或式76531mmmmm ABCCABCBABCACBA CCABCBAY ( (3) )根據(jù)譯碼器的輸出有效電平確定需用的門電路根據(jù)譯碼器的輸出有效電平確定需用的門電路ABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138( (4) )畫連線圖畫連線圖Y&CT74LS138 輸出

27、低電平有效輸出低電平有效，iimY ，i = 0 7因此，將因此，將 Y 函數(shù)式變換為函數(shù)式變換為76531mmmmmY 7653YYYYY 1采用采用 5 輸入輸入與非門與非門，其輸入取自，其輸入取自 Y1、Y3、Y5、Y6 和和 Y7 。 例例 試用譯碼器實現(xiàn)全加器。試用譯碼器實現(xiàn)全加器。解：解： ( (1) )分析設(shè)計要求，列出真值表分析設(shè)計要求，列出真值表設(shè)被加數(shù)為設(shè)被加數(shù)為 Ai ，加數(shù)為，加數(shù)為 Bi ，低位進位數(shù)為，低位進位數(shù)為 Ci- -1 。輸出本位和為輸出本位和為 Si ，向高位的進位數(shù)為，向高位的進位數(shù)為 Ci 。列出全加器的真值表如下：列出全加器的真值表如下：11111

28、10011101010100110110010100110000000CiSiCi- -1BiAi輸輸 出出輸輸 入入7421mmmmSi 7653mmmmCi ( (3) )選擇譯碼器選擇譯碼器選用選用 3 線線 8 線線譯碼器譯碼器 CT74LS138。并令。并令 A2 = Ai，A1 = Bi，A0 = Ci-1。( (2) )根據(jù)真值表寫函數(shù)式根據(jù)真值表寫函數(shù)式Y(jié)1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi- -1A0A1A2CT74LS138CiBi( (4) )根據(jù)譯碼器的輸出有效電平確定需用的門電路根據(jù)譯碼器的輸出有效電平確定需用的門電路( (5) )畫連線圖畫

29、連線圖Ci&Si&CT74LS138 輸出低電平有效輸出低電平有效，iimY ，i = 0 7因此，將函數(shù)式變換為因此，將函數(shù)式變換為74217421YYYYmmmmSi 76537653YYYYmmmmCi CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31 ( 三三 ) 譯碼器的擴展譯碼器的擴展 A3A2A1A0低低位位片片高高位位片片 ( (三三) )譯碼器

30、的擴展譯碼器的擴展 例如例如 兩片兩片 CT74LS138 組成的組成的 4 線線 16 線線譯碼器。譯碼器。16 個譯碼個譯碼輸出端輸出端 4 位二進制碼輸入端位二進制碼輸入端低低 3 位碼從各譯碼位碼從各譯碼器的碼輸入端輸入。器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼高位碼 A3 與高位片與高位片 STA 端和低位片端和低位片 STB 端端相連，因此相連，因此 ，A3 = 0 時時低位片工作，低位片工作，A3 = 1 時時高位片工作。高位片工作。 STA不用，應(yīng)不用，應(yīng)接有效電平接有效電平 1 。作作 4 線線 16 線譯碼線譯

31、碼器使能端，低電平有效。器使能端，低電平有效。CT74LS138 組成的組成的 4 線線 16 線線譯碼器工作原理譯碼器工作原理 E = 1 時，兩個譯碼器時，兩個譯碼器都不工作，輸出都不工作，輸出 Y0 Y15 都都為高電平為高電平 1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低低位位片片高高位位片片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA

32、3STASTCSTCSTBE( (1) )A3 = 0 時，高位片不工時，高位片不工作，低位片工作，譯出與作，低位片工作，譯出與輸入輸入 0000 0111 分別對應(yīng)分別對應(yīng)的的 8 個輸出信號個輸出信號 Y0 Y7 。( (2) )A3 = 1 時，低位片不工時，低位片不工作，高位片工作，譯出與作，高位片工作，譯出與輸入輸入 1000 1111分別對應(yīng)分別對應(yīng)的的 8 個輸出信號個輸出信號 Y8 Y15。 E = 0 時，允許譯碼。時，允許譯碼。將將 BCD 碼的十組代碼譯成碼的十組代碼譯成 0 9 十個對應(yīng)十個對應(yīng)輸出信號的電路，又稱輸出信號的電路，又稱 4 線線 10 線線譯碼器。譯碼器

33、。三、二十進制譯碼器三、二十進制譯碼器 8421BCD 碼輸入端，碼輸入端，從高位到低位依次為從高位到低位依次為 A3、A2、A1 和和 A0 。 10 個譯碼輸出端，個譯碼輸出端，低電平低電平 0 有效。有效。4 線線- -10 線譯碼器線譯碼器CT74LS42邏輯示意圖邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3111111111111111111111111011111111111111011111111111100111111111111110111111111110101偽偽碼碼0111111111100191011111111000181101

34、11111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2A3輸輸 出出輸輸 入入十進十進制數(shù)制數(shù)4 線線- -10 線譯碼器線譯碼器 CT74LS42 真值表真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111

35、111111111101111011001111010101偽偽碼碼01YA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動動器器YYYYYYYA3a數(shù)碼顯示器數(shù)碼顯示器bcdefgbcdefgabcdefga四、數(shù)碼顯示譯碼器四、數(shù)碼顯示譯碼器 將輸入的將輸入的 BCD 碼譯成相應(yīng)輸出信號，碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。 ( (一一) ) 數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器數(shù)碼顯示譯碼器譯譯碼碼器器YYYYYY驅(qū)驅(qū)動動器

36、器YYYYYYYA3bcdefgabcdefga輸入輸入 BCD 碼碼輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001( (二二) )數(shù)碼顯示器簡介數(shù)碼顯示器簡介數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)數(shù)字設(shè)備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導(dǎo)體數(shù)碼顯示器碼管。常用的有半導(dǎo)體數(shù)碼顯示器( (LED) )和液晶顯示器和液晶顯示器( (LCD) )等。它們由七段可發(fā)光的字段組合而成。等。它們由七段可發(fā)光的字段組合而成。 1. 七段半導(dǎo)體數(shù)碼顯示器七段半導(dǎo)體數(shù)碼顯示器( (LED) ) abcdefgDPag fCOMbce dCOMDPabcdefgDP

37、發(fā)光字段，由管腳發(fā)光字段，由管腳 a g 電平控制是否發(fā)光。電平控制是否發(fā)光。小數(shù)點，需要時才點亮。小數(shù)點，需要時才點亮。顯示的數(shù)字形式顯示的數(shù)字形式主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠 性高、響應(yīng)速度快、壽命長和亮度高等。性高、響應(yīng)速度快、壽命長和亮度高等。 主要缺點：工作電流大，每字段工作電流約主要缺點：工作電流大，每字段工作電流約 10 mA 。 共陽接法共陽接法 共陰接法共陰接法 半導(dǎo)體數(shù)碼顯示器內(nèi)部接法半導(dǎo)體數(shù)碼顯示器內(nèi)部接法COMCOMDP gfedcbaDP gfedcbaCOMCOMVCC+5 V串接限流電阻串接限流電阻 a

38、g 和和 DP 為低電平為低電平時才能點亮相應(yīng)發(fā)光段。時才能點亮相應(yīng)發(fā)光段。 a g 和和 DP 為高電平為高電平時才能點亮相應(yīng)發(fā)光段。時才能點亮相應(yīng)發(fā)光段。共陽接法數(shù)碼顯示器需要配共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。用輸出低電平有效的譯碼器。 共陰接法數(shù)碼顯示器需要配共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。用輸出高電平有效的譯碼器。RR共陽極共陽極共陰極共陰極即液態(tài)晶體即液態(tài)晶體 2. 液晶液晶顯示器顯示器( (LCD) ) 點亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。點亮七段液晶數(shù)碼管的方法與半導(dǎo)體數(shù)碼管類似。 主要優(yōu)點：工作電壓低，功耗極小。主要優(yōu)點：工作電壓低，

39、功耗極小。 主要缺點：顯示欠清晰，響應(yīng)速度慢。主要缺點：顯示欠清晰，響應(yīng)速度慢。 液晶顯示原理：無外加電場作用時，液晶分子排液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當(dāng)在明狀態(tài)，不顯示數(shù)字；當(dāng)在相應(yīng)字段的電極上加電壓相應(yīng)字段的電極上加電壓時，液晶中的導(dǎo)電正離子作定向運動，在運動過程中時，液晶中的導(dǎo)電正離子作定向運動，在運動過程中不斷撞擊液晶分子，不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液破壞了液晶分子的整齊排列，液晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相晶對入射光產(chǎn)生散射而

40、變成了暗灰色，于是顯示出相應(yīng)的數(shù)字。應(yīng)的數(shù)字。當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到當(dāng)外加電壓斷開后，液晶分子又將恢復(fù)到整齊排列狀態(tài)，字形隨之消失。整齊排列狀態(tài)，字形隨之消失。 3. 七段顯示譯碼器七段顯示譯碼器4 線線 7 段譯碼器段譯碼器/驅(qū)動器驅(qū)動器 CC14547的邏輯功能示意圖的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 消隱控制端，消隱控制端，低電平有效。低電平有效。 8421 碼輸入端碼輸入端譯碼驅(qū)動輸出端，譯碼驅(qū)動輸出端，高電平有效。高電平有效。4 線線- -7 段譯碼器段譯碼器/驅(qū)動器驅(qū)動器CC14547真值表真值表消隱消隱00000000

41、1111消隱消隱000000001111消隱消隱000000010111消隱消隱000000000111消隱消隱000000011011消隱消隱0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隱消隱00000000YgYfYeYdYcYbYa ABCDBI數(shù)字數(shù)字顯示顯示輸輸 出出輸輸 入入4 線線- -7 段譯碼器段譯碼器/驅(qū)動器驅(qū)動器 CC14547的邏輯

42、功能示意圖的邏輯功能示意圖CC14547BI D C B ABIYgYfYeYdYcYbYa 00000000消隱消隱1111111111111111011101111011001111010101消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱消隱987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允允許許數(shù)數(shù)碼碼顯顯示示偽碼偽碼相應(yīng)端口輸出相應(yīng)端口輸出有效電平有效電平 1，使顯，使顯示相應(yīng)數(shù)字。示相應(yīng)數(shù)字。輸

43、入輸入BCD 碼碼agfbc禁禁止止數(shù)數(shù)碼碼顯顯示示數(shù)碼顯示器結(jié)構(gòu)及數(shù)碼顯示器結(jié)構(gòu)及譯碼顯示原理譯碼顯示原理演示演示主要要求：主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用理解常用數(shù)據(jù)選擇器的邏輯功能及其使用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用掌握用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的方法。的方法。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器數(shù)據(jù)選擇器和數(shù)據(jù)分配器 D0YD1D2D34 選選 1 數(shù)據(jù)選擇器工作示意圖數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用 數(shù)據(jù)選擇器數(shù)據(jù)選擇器: : 根據(jù)地址碼的要求

44、，從多路輸入信號中根據(jù)地址碼的要求，從多路輸入信號中 選擇其中一路輸出的電路選擇其中一路輸出的電路. .又稱多路選擇器又稱多路選擇器( (Multiplexer，簡稱，簡稱MUX) )或多路開關(guān)?；蚨嗦烽_關(guān)。多路輸入多路輸入一路輸出一路輸出地址碼輸入地址碼輸入10Y=D1D1常用常用 2 選選 1、4 選選 1、8 選選 1和和 16 選選 1 等數(shù)據(jù)選擇器。等數(shù)據(jù)選擇器。 數(shù)據(jù)選擇器的輸入信號個數(shù)數(shù)據(jù)選擇器的輸入信號個數(shù) N 與地址與地址碼個數(shù)碼個數(shù) n 的關(guān)系為的關(guān)系為 N = 2n數(shù)據(jù)分配器數(shù)據(jù)分配器: : 根據(jù)地址碼的要求，將一路數(shù)據(jù)根據(jù)地址碼的要求，將一路數(shù)據(jù) 分配到指定輸出通道上去

45、的電路。分配到指定輸出通道上去的電路。Demultiplexer，簡稱簡稱DMUXY0DY1Y2Y34 路數(shù)據(jù)分配器工作示意圖路數(shù)據(jù)分配器工作示意圖A1A0一路輸入一路輸入多路輸出多路輸出地址碼輸入地址碼輸入10Y1 = DD二、數(shù)據(jù)選擇器的邏輯功能及其使用二、數(shù)據(jù)選擇器的邏輯功能及其使用 1. 8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 CT74LS151 CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖的邏輯功能示意圖 8 路數(shù)據(jù)輸入端路數(shù)據(jù)輸入端地址信號地址信號輸入端輸入端互補輸出端互補輸出端使能端，低使能端，低電平有效電平有效4 選選

46、 1 數(shù)據(jù)選擇器電路與工作原理動畫演示數(shù)據(jù)選擇器電路與工作原理動畫演示實實物物圖圖片片CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151邏輯功能示意圖邏輯功能示意圖 ST = 1 時禁止時禁止數(shù)據(jù)選擇器工作數(shù)據(jù)選擇器工作ST = 0 時，時，數(shù)據(jù)選擇器數(shù)據(jù)選擇器工作。工作。選擇哪一路信號輸出選擇哪一路信號輸出由地址碼決定。由地址碼決定。8 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器CT74LS151 真值表真值表 D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2S

47、T輸輸 出出輸入輸入因為若因為若A2A1A0=000，則，則因為若因為若A2A1A0=010，則，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D00000101YYA0A1A2ST輸輸 出出輸入輸入CT74LS151 輸出函數(shù)表達式輸出函數(shù)表達式1 00 00 00 00 01 00 00 0Y = A2A1A0D0 + A2A1A0D1 + A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7Y = A2A1A0D0 + A2A1A0D1

48、+ A2A1A0D2+ A2A1A0D3+ A2A1A0D4+ A2A1A0D5+ A2A1A0D6+ A2A1A0D7 = m0D0+ m1D1+m2D2+ m3D3+ m4D4+m5D5+ m6D6+ m7D72. 雙雙 4 選選 1 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 CC14539 CC14539 1STA1A01D01D31D21D11ST1Y2Y雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器CC14539邏輯功能示意圖邏輯功能示意圖 2D02D32D22D12ST2ST兩個數(shù)據(jù)選擇器兩個數(shù)據(jù)選擇器的公共地址輸入端。的公共地址輸入端。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的輸出的輸出數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 的數(shù)的數(shù)據(jù)輸入

49、、使能輸入。據(jù)輸入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的數(shù)的數(shù)據(jù)輸入、使能輸入。據(jù)輸入、使能輸入。數(shù)據(jù)選擇器數(shù)據(jù)選擇器 2 的輸出的輸出內(nèi)含兩個相同的內(nèi)含兩個相同的 4 選選 1 數(shù)據(jù)選擇器。數(shù)據(jù)選擇器。111100011011010000101110000100110000 0000011Y1D01D11D21D3A0A11ST輸出輸出輸入輸入 CC14539 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 1 真值表真值表1D01D11D21D31ST使能端低電平有效使能端低電平有效111100011011010000101110000100110000 00001D01D11D21D301數(shù)據(jù)選擇器數(shù)據(jù)選擇器

50、2 的邏輯功能同理。的邏輯功能同理。1ST = 1 時，禁止時，禁止數(shù)據(jù)數(shù)據(jù)選擇器工作，輸出選擇器工作，輸出 1Y = 0。1ST = 0 時時，數(shù)據(jù)選擇，數(shù)據(jù)選擇器工作。器工作。輸出哪一路數(shù)據(jù)輸出哪一路數(shù)據(jù)由地址碼由地址碼 A1 A0 決定決定。 CC14539 數(shù)據(jù)選擇器數(shù)據(jù)選擇器輸出函數(shù)式輸出函數(shù)式1Y = A1 A0 1D0 + A1 A0 1D1 + A1 A0 1D2 + A1 A0 1D3 = m0 1D0 + m1 1D1 + m2 1D2 + m3 1D32Y = A1 A0 2D0 + A1 A0 2D1+ A1 A0 2D2+ A1 A0 2D3 = m0 2D0 + m

51、1 2D1 + m2 2D2 + m3 2D3三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)三、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù) 由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為 1 時，輸出為時，輸出為地址輸入變量全體最小項的和。地址輸入變量全體最小項的和。 例如例如 4 選選 1 數(shù)據(jù)選擇器的輸出數(shù)據(jù)選擇器的輸出Y = m0 D0 + m1 D1+ m2 D2+ m3 D3 當(dāng)當(dāng) D0 = D1 = D2 = D3 = 1 時，時，Y = m0 + m1+ m2 + m3 。 當(dāng)當(dāng) D0 D3 為為 0、1 的不同組合時，的不同組合時，Y 可輸出不同的可輸出不同的 最小項表達式。最小項表達式。而

52、任何一個邏輯函數(shù)都可表示成最小項表達式，而任何一個邏輯函數(shù)都可表示成最小項表達式，當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址當(dāng)邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接輸入變量個數(shù)相同時，可直接將邏輯函數(shù)輸入變將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端量有序地接數(shù)據(jù)選擇器的地址輸入端。因此因此用數(shù)據(jù)選擇器可實現(xiàn)任何組合邏輯函數(shù)用數(shù)據(jù)選擇器可實現(xiàn)任何組合邏輯函數(shù)。 CT74LS151 有有 A2、A1 、A0 三個地址輸入端，三個地址輸入端，正好用以輸入三變量正好用以輸入三變量 A、B、C 。 例例 試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)試用數(shù)據(jù)選擇器實現(xiàn)函數(shù) Y = AB + AC +

53、BC 。該題可用代數(shù)法或卡諾圖法求解。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)為三變量函數(shù) ，故選用故選用 8 選選 1 數(shù)據(jù)選擇器，現(xiàn)數(shù)據(jù)選擇器，現(xiàn)選用選用 CT74LS151。代代 數(shù)數(shù) 法法 求求 解解解：解：( (2) )寫出邏輯函數(shù)的寫出邏輯函數(shù)的最小項表達式最小項表達式Y(jié) = AB + AC + BC = ABC + ABC + ABC + ABC( (3) ) 寫出數(shù)據(jù)選擇器的輸出表達式寫出數(shù)據(jù)選擇器的輸出表達式Y(jié)= A2A1A0D0 + A2A1A0D1 + A2A1A0D2 + A2A1A0D3 + A2A1A0D4 + A2A1A0D5 + A2A1A0D6 + A2A

54、1A0D7( (4) )比較比較 Y 和和 Y兩式中最小項的對應(yīng)關(guān)系兩式中最小項的對應(yīng)關(guān)系( (1) )選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器令令 A = A2 ，B = A1 ，C = A0則則 Y= ABCD0 + ABCD1 + ABCD2 + ABCD3 + ABCD4 + ABCD5 + ABCD6 + ABCD7ABCABCABCABCABCABCABCABC+ 為使為使 Y = Y，應(yīng)令，應(yīng)令D0 = D1 = D2 = D4= 0D3 = D5 = D6 = D7 = 1( (5) )畫連線圖畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYYABC1即可得輸

55、出函數(shù)即可得輸出函數(shù)D0D2D1D4D7D6D5D31( (1) )選擇數(shù)據(jù)選擇器選擇數(shù)據(jù)選擇器選用選用 CT74LS151( (2) )畫出畫出 Y 和數(shù)據(jù)選擇器輸出和數(shù)據(jù)選擇器輸出 Y 的卡諾圖的卡諾圖( (3) )比較邏輯函數(shù)比較邏輯函數(shù) Y 和和 Y 的卡諾圖的卡諾圖設(shè)設(shè) Y = Y 、A = A2、B = A1、C = A0對比兩張卡諾圖后得對比兩張卡諾圖后得D0 = D1 = D2 = D4 = 0D3 = D5 = D6 = D7 = 1( (4) )畫連線圖畫連線圖ABC0100 01 11 10 1 1 1 1 0 0 0 0Y的的卡卡諾諾圖圖A2A1A00100 01 11

56、 10 D6 D7D5 D3 D0 D1 D2 D4 Y 的的 卡卡 諾諾 圖圖 1 1 1 1 D6 D7D5 D3卡卡 諾諾 圖圖 法法 求求 解解解：解：與代數(shù)法所得圖相同與代數(shù)法所得圖相同主要要求：主要要求： 理解加法器的邏輯功能及應(yīng)用。理解加法器的邏輯功能及應(yīng)用。了解數(shù)值比較器的作用。了解數(shù)值比較器的作用。 3.5 加法器和數(shù)值比較器加法器和數(shù)值比較器 一、加法器一、加法器 ( (一一) ) 加法器基本單元加法器基本單元半加器半加器 Half Adder，簡稱，簡稱 HA。它只將兩個。它只將兩個 1 位位二進制數(shù)相加，而不考慮低位來的進位。二進制數(shù)相加，而不考慮低位來的進位。1011

57、010101100000CiSiBiAi輸輸 出出輸輸 入入AiBiSiCiCO ABCBABABAS全加器全加器Full Adder，簡稱，簡稱FA。能將本位的兩個。能將本位的兩個二進制數(shù)和鄰低位來的進位數(shù)進行相加。二進制數(shù)和鄰低位來的進位數(shù)進行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸輸 出出輸入輸入AiBiSiCiCOCICi-11 iiiiCBASiiiiiiBACBAC 1)( ( (二二) ) 多位加法器多位加法器 實現(xiàn)多位加法運算的電路實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰高其低位進位輸出端依次連至

58、相鄰高位的進位輸入端，最低位進位輸入端接位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并和最低位進位數(shù)形成。各位運算并行進行。運算速度快。行進行。運算速度快。串行進位加法器串行進位加法器超前進位加法器超前進位加法器串行進位加法器舉例串行進位加法器舉例A3B3C3S3COCIS2S1S0A2B2A1B1A0B0COCICOCICOCICI加數(shù)加

59、數(shù) A 輸入輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)加數(shù) B 輸入輸入低位的進位輸出低位的進位輸出 CO 依次加到相鄰高位依次加到相鄰高位的進位輸入端的進位輸入端 CI 。相加結(jié)果讀數(shù)為相加結(jié)果讀數(shù)為 C3S3S2S1S0和數(shù)和數(shù)進位數(shù)進位數(shù)超前進位加法器舉例：超前進位加法器舉例：CT74LS283相加結(jié)果讀數(shù)相加結(jié)果讀數(shù)為為 C3S3S2S1S0 4 位二進制加位二進制加數(shù)數(shù) B 輸入端輸入端 4 位二進制加位二進制加數(shù)數(shù) A 輸入端輸入端低位片進位輸入端低位片進位輸入端本位和輸出端本位和輸出端向高位片的向高位片的進位輸出進位輸出A3A2A1A0B3B2B1B0CI0CO4F

60、3F2F1F0S3S2S1S0C3CT74LS283邏輯符號邏輯符號二、數(shù)值比較器二、數(shù)值比較器 Digital Comparator，又稱數(shù)字比，又稱數(shù)字比較器。較器。用于比較兩個數(shù)的大小。用于比較兩個數(shù)的大小。 ( (一一) ) 1 位數(shù)值比較器位數(shù)值比較器 輸輸 入入輸輸 出出ABY(AB)Y(AB)Y(A=B)00001010101010011001ABAABABBY(AB) BAABBABAYBABAYBAAAY=+=)=(=)( ( (二二) ) 多位數(shù)值比較器多位數(shù)值比較器可利用可利用 1 位數(shù)值比較器構(gòu)成位數(shù)值比較器構(gòu)成比較原理：從最高位開始逐步向低位進行比較。比較原理：從最高位開始逐步向低位進行比